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參數(shù)資料
| 型號： | AGLP060V5-VQG176I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 96/134頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA IGLOO PLUS 60K 176-VQFN |
| 標準包裝： | 60 |
| 系列： | IGLOO PLUS |
| 邏輯元件/單元數(shù)： | 1584 |
| RAM 位總計： | 18432 |
| 輸入/輸出數(shù)： | 137 |
| 門數(shù)： | 60000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 176-TQFP |
| 供應商設(shè)備封裝： | 176-VQFP（20x20） |
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IGLOO PLUS DC and Switching Characteristics
2-50
Revision 16
1.2 V DC Core Voltage
Table 2-79 Output Enable Register Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.14 V
Parameter
Description
Std. Units
tOECLKQ
Clock-to-Q of the Output Enable Register
1.06
ns
tOESUD
Data Setup Time for the Output Enable Register
0.52
ns
tOEHD
Data Hold Time for the Output Enable Register
0.00
ns
tOECLR2Q
Asynchronous Clear-to-Q of the Output Enable Register
1.25
ns
tOEPRE2Q
Asynchronous Preset-to-Q of the Output Enable Register
1.36
ns
tOEREMCLR
Asynchronous Clear Removal Time for the Output Enable Register
0.00
ns
tOERECCLR
Asynchronous Clear Recovery Time for the Output Enable Register
0.24
ns
tOEREMPRE
Asynchronous Preset Removal Time for the Output Enable Register
0.00
ns
tOERECPRE
Asynchronous Preset Recovery Time for the Output Enable Register
0.24
ns
tOEWCLR
Asynchronous Clear Minimum Pulse Width for the Output Enable Register
0.19
ns
tOEWPRE
Asynchronous Preset Minimum Pulse Width for the Output Enable Register
0.19
ns
tOECKMPWH Clock Minimum Pulse Width High for the Output Enable Register
0.31
ns
tOECKMPWL
Clock Minimum Pulse Width Low for the Output Enable Register
0.28
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating values.
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PDF描述 |
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參數(shù)描述 |
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