參數資料
| 型號： | AGLN030V5-ZUCG81I |
| 廠商： | Microsemi SoC |
| 文件頁數： | 81/150頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA NANO 1KB 30K 81-UCSP |
| 標準包裝： | 490 |
| 系列： | IGLOO nano |
| 邏輯元件/單元數： | 768 |
| 輸入/輸出數： | 66 |
| 門數： | 30000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 81-WFBGA，CSBGA |
| 供應商設備封裝： | 81-UCSP（4x4） |
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IGLOO nano DC and Switching Characteristics
2-20
Revision 17
Summary of I/O Timing Characteristics – Default I/O Software Settings
Table 2-23 Summary of AC Measuring Points
Standard
Measuring Trip Point (Vtrip)
3.3 V LVTTL / 3.3 V LVCMOS
1.4 V
3.3 V LVCMOS Wide Range
1.4 V
2.5 V LVCMOS
1.2 V
1.8 V LVCMOS
0.90 V
1.5 V LVCMOS
0.75 V
1.2 V LVCMOS
0.60 V
1.2 V LVCMOS Wide Range
0.60 V
Table 2-24 I/O AC Parameter Definitions
Parameter
Parameter Definition
tDP
Data to Pad delay through the Output Buffer
tPY
Pad to Data delay through the Input Buffer
tDOUT
Data to Output Buffer delay through the I/O interface
tEOUT
Enable to Output Buffer Tristate Control delay through the I/O interface
tDIN
Input Buffer to Data delay through the I/O interface
tHZ
Enable to Pad delay through the Output Buffer—HIGH to Z
tZH
Enable to Pad delay through the Output Buffer—Z to HIGH
tLZ
Enable to Pad delay through the Output Buffer—LOW to Z
tZL
Enable to Pad delay through the Output Buffer—Z to LOW
tZHS
Enable to Pad delay through the Output Buffer with delayed enable—Z to HIGH
tZLS
Enable to Pad delay through the Output Buffer with delayed enable—Z to LOW
相關PDF資料 |
PDF描述 |
|---|---|
| RMC13DTES | CONN EDGECARD 26POS .100 EYELET |
| A3P030-1QNG132I | IC FPGA 1KB FLASH 30K 132-QFN |
| AGL015V2-QNG68I | IC FPGA 1KB FLASH 15K 68-QFN |
| AGLN020V2-QNG68I | IC FPGA NANO 1KB 20K 68-QFN |
| HSC13DTES | CONN EDGECARD 26POS .100 EXTEND |
相關代理商/技術參數 |
參數描述 |
|---|---|
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