2-54 Revision 17 Output DDR Module Figure 2-19 Output DDR Timing Model Table 2-81 <" />
參數(shù)資料
型號： AGLN020V2-UCG81
廠商： Microsemi SoC
文件頁數(shù)： 119/150頁
文件大小： 0K
描述： IC FPGA NANO 1KB 20K 81-UCSP
標準包裝： 490
系列： IGLOO nano
邏輯元件/單元數(shù)： 520
輸入/輸出數(shù)： 52
門數(shù)： 20000
電源電壓： 1.14 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -20°C ~ 70°C
封裝/外殼： 81-WFBGA，CSBGA
供應商設備封裝： 81-UCSP（4x4）
IGLOO nano DC and Switching Characteristics
2-54
Revision 17
Output DDR Module
Figure 2-19 Output DDR Timing Model
Table 2-81 Parameter Definitions
Parameter Name
Parameter Definition
Measuring Nodes (from, to)
tDDROCLKQ
Clock-to-Out
B, E
tDDROCLR2Q
Asynchronous Clear-to-Out
C, E
tDDROREMCLR
Clear Removal
C, B
tDDRORECCLR
Clear Recovery
C, B
tDDROSUD1
Data Setup Data_F
A, B
tDDROSUD2
Data Setup Data_R
D, B
tDDROHD1
Data Hold Data_F
A, B
tDDROHD2
Data Hold Data_R
D, B
Data_F
(from core)
CLK
CLKBUF
Out
FF2
INBUF
CLR
DDR_OUT
Output DDR
FF1
0
1
X
A
B
D
E
C
B
OUTBUF
Data_R
(from core)
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PDF描述
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