參數(shù)資料
型號： ADuM1100
廠商： Analog Devices, Inc.
英文描述： iCoupler Digital Isolator
中文描述： iCoupler數(shù)字隔離器
文件頁數(shù)： 2/16頁
文件大小： 167K
代理商： ADUM1100
REV. E
–2–
ADuM1100–SPECIFICATIONS
ELECTRICAL SPECIFICATIONS, 5 V OPERATION
1
range, unless otherwise noted. All typical specifications are at T
A
= 25 C, V
DD1
= V
DD2
= 5 V.)
Parameter
Symbol
Min
Typ
Max
Unit
Test Conditions
DC SPECIFICATIONS
Input Supply Current
Output Supply Current
Input Supply Current (25 Mbps)
(See TPC 1)
Output Supply Current
2
(25 Mbps)
(See TPC 2)
Input Supply Current (100 Mbps)
(See TPC 1)
Output Supply Current
2
(100 Mbps)
(See TPC 2)
Input Current
Logic High Output Voltage
I
DD1(Q)
I
DD2(Q)
I
DD1(25)
0.3
0.01
2.2
0.8
0.06
3.5
mA
mA
mA
V
I
= 0 V or V
DD1
V
I
= 0 V or V
DD1
12.5 MHz Logic Signal Frequency
I
DD2(25)
0.5
1.0
mA
12.5 MHz Logic Signal Frequency
I
DD1(100)
9.0
14
mA
50 MHz Logic Signal Frequency,
ADuM1100BR/ADuM1100UR Only
50 MHz Logic Signal Frequency,
ADuM1100BR/ADuM1100UR Only
0
≤
V
IN
≤
V
DD1
I
O
= –20
μ
A, V
I
= V
IH
I
O
= –4 mA, V
I
= V
IH
I
O
= 20
μ
A, V
I
= V
IL
I
O
= 400
μ
A, V
I
= V
IL
I
O
= 4 mA, V
I
= V
IL
I
DD2(100)
2.0
2.8
mA
I
I
V
OH
–10
V
DD2
– 0.1 5.0
V
DD2
– 0.8 4.6
+0.01 +10
μ
A
V
V
V
V
V
Logic Low Output Voltage
V
OL
0.0
0.03
0.3
0.1
0.1
0.8
SWITCHING SPECIFICATIONS
For ADuM1100AR
Minimum Pulse Width
3
Maximum Data Rate
4
For ADuM1100BR/ADuM1100UR
Minimum Pulse Width
3
Maximum Data Rate
4
For All Grades
Propagation Delay Time
to Logic Low Output
5, 6
(See TPC 3)
Propagation Delay Time
to Logic High Output
5, 6
(See TPC 3)
Pulse Width Distortion |t
PLH
– t
PHL
|
6
PWD
Change versus Temperature
7
Propagation Delay Skew
(Equal Temperature)
6, 8
Propagation Delay Skew
(Equal Temperature, Supplies)
6, 8
Output Rise/Fall Time
Common-Mode Transient Immunity
at Logic Low/High Output
9
Input Dynamic Power
Dissipation Capacitance
10
Output Dynamic Power
Dissipation Capacitance
10
PW
40
ns
Mbps
C
L
= 15 pF, CMOS Signal Levels
C
L
= 15 pF, CMOS Signal Levels
25
PW
6.7
150
10
ns
Mbps
C
L
= 15 pF, CMOS Signal Levels
C
L
= 15 pF, CMOS Signal Levels
100
t
PHL
10.5
18
ns
C
L
= 15 pF, CMOS Signal Levels
t
PLH
10.5
18
ns
C
L
= 15 pF, CMOS Signal Levels
0.5
3
2
ns
ps/
°
C
ns
C
L
= 15 pF, CMOS Signal Levels
C
L
= 15 pF, CMOS Signal Levels
C
L
= 15 pF, CMOS Signal Levels
t
PSK1
8
t
PSK2
6
ns
C
L
= 15 pF, CMOS Signal Levels
t
R
, t
F
|CM
L
|,
|CM
H
|
C
PD1
3
35
ns
kV/
μ
s
C
L
= 15 pF, CMOS Signal Levels
V
I
= 0 or V
DD1
, V
CM
= 1000 V,
Transient Magnitude = 800 V
25
35
pF
C
PD2
8
pF
See Notes on page 5.
Specifications subject to change without notice.
(4.5 V
≤
V
DD1
≤
5.5 V, 4.5 V
≤
V
DD2
≤
5.5 V. All min/max
specifications apply over the entire recommended operation
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