參數(shù)資料
型號(hào)： ADUC7060BSTZ32
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 12/108頁(yè)
文件大?。?/td> 0K
描述： IC MCU FLASH 24BIT 32KB 48LQFP
產(chǎn)品培訓(xùn)模塊： Process Control
Weigh Scale Introduction
產(chǎn)品變化通告： ADuC7060/1 Idd Specification Change 01/Feb/2010
設(shè)計(jì)資源： 4 mA-to-20 mA Loop-Powered Temperature Monitor Using ADuC7060/1 (CN0145)
Low power, Long Range, ISM Wireless Measuring Node (CN0164)
標(biāo)準(zhǔn)包裝： 1
系列： MicroConverter® ADuC7xxx
核心處理器： ARM7
芯體尺寸： 16/32-位
速度： 10MHz
連通性： I²C，SPI，UART/USART
外圍設(shè)備： POR，PWM，溫度傳感器，WDT
輸入/輸出數(shù)： 14
程序存儲(chǔ)器容量： 32KB（16K x 16）
程序存儲(chǔ)器類(lèi)型： 閃存
RAM 容量： 1K x 32
電壓 - 電源 (Vcc/Vdd)： 2.375 V ~ 2.625 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 5x24b，8x24b，D/A 1x14b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 125°C
封裝/外殼： 48-LQFP
包裝： 托盤(pán)
產(chǎn)品目錄頁(yè)面： 739 (CN2011-ZH PDF)
Data Sheet
ADuC7060/ADuC7061
Rev. D | Page 11 of 108
SPI Timing
Table 3. SPI Master Mode Timing (Phase Mode = 1)
Parameter
Description
Min
Typ
Max
Unit
tSL
SCLOCK low pulse width
(SPIDIV + 1) × tHCLK
ns
tSH
SCLOCK high pulse width
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLOCK edge
25
ns
tDSU
Data input setup time before SCLOCK edge1
1 × tUCLK
ns
tDHD
Data input hold time after SCLOCK edge1
2 × tUCLK
ns
tDF
Data output fall time
30
40
ns
tDR
Data output rise time
30
40
ns
tSR
SCLOCK rise time
30
40
ns
tSF
SCLOCK fall time
30
40
ns
1 tUCLK = 97.6 ns. It corresponds to the 10.24 MHz internal clock from the PLL.
0
70
79
-030
SCLOCK
(POLARITY = 0)
SCLOCK
(POLARITY = 1)
MOSI
MSB
BITS 6 TO 1
LSB
MISO
MSB IN
BITS 6 TO 1
LSB IN
tSH
tSL
tSR
tSF
tDR
tDF
tDAV
tDSU
tDHD
Figure 3. SPI Master Mode Timing (Phase Mode = 1)
Table 4. SPI Master Mode Timing (Phase Mode = 0)
Parameter
Description
Min
Typ
Max
Unit
tSL
SCLOCK low pulse width
(SPIDIV + 1) × tHCLK
ns
tSH
SCLOCK high pulse width
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLOCK edge
25
ns
tDOSU
Data output setup before SCLOCK edge
90
ns
tDSU
Data input setup time before SCLOCK edge1
1 × tUCLK
ns
tDHD
Data input hold time after SCLOCK edge1
2 × tUCLK
ns
tDF
Data output fall time
30
40
ns
tDR
Data output rise time
30
40
ns
tSR
SCLOCK rise time
30
40
ns
tSF
SCLOCK fall time
30
40
ns
1 tUCLK = 97.6 ns. It corresponds to the 10.24 MHz internal clock from the PLL.
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PDF描述
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參數(shù)描述
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