參數(shù)資料
型號(hào)： ADSP-TS202SABPZ050
廠(chǎng)商： Analog Devices Inc
文件頁(yè)數(shù)： 32/48頁(yè)
文件大小： 0K
描述： IC PROCESSOR 500MHZ 576BGA
標(biāo)準(zhǔn)包裝： 1
系列： TigerSHARC®
類(lèi)型： 定點(diǎn)/浮點(diǎn)
接口： 主機(jī)接口，連接端口，多處理器
時(shí)鐘速率： 500MHz
非易失內(nèi)存： 外部
芯片上RAM： 1.5MB
電壓 - 輸入/輸出： 2.50V
電壓 - 核心： 1.05V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 576-BBGA 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 576-BGA-ED（25x25）
包裝： 托盤(pán)
Rev. C
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December 2006
ADSP-TS202S
Output Enable Time
Output pins are considered to be enabled when they have made
a transition from a high impedance state to when they start driv-
ing. The time for the voltage on the bus to ramp by
ΔV is
dependent on the capacitive load, CL, and the drive current, ID.
This ramp time can be approximated by the following equation:
The output enable time tENA is the difference between
tMEASURED_ENA and tRAMP as shown in Figure 35. The time
tMEASURED_ENA is the interval from when the reference signal
switches to when the output voltage ramps
ΔV from the mea-
sured three-stated output level. tRAMP is calculated with test load
CL, drive current ID, and with
ΔV equal to 0.4 V.
Capacitive Loading
Output valid and hold are based on standard capacitive loads:
30 pF on all pins (see Figure 36). The delay and hold specifica-
tions given should be derated by a drive strength related factor
for loads other than the nominal value of 30 pF. Figure 37
through Figure 44 show how output rise time varies with capac-
itance. Figure 45 graphically shows how output valid varies with
load capacitance. (Note that this graph or derating does not
apply to output disable delays; see Output Disable Time on
Page 37.) The graphs of Figure 37 through Figure 45 may not be
linear outside the ranges shown.
Figure 36. Equivalent Device Loading for AC Measurements
(Includes All Fixtures)
Figure 37. Typical Output Rise and Fall Time (10% to 90%, VDD_IO =2.5 V)
vs. Load Capacitance at Strength 0
tRAMP
CL V
Δ
() I
D
=
1.25V
TO
OUTPUT
PIN
30pF
50
0
10
20
30
40
50
60
70
80
90
100
0
5
10
15
20
25
RISE TIME
Y = 0.259x + 3.0842
STRENGTH 0
(VDD_IO =2.5V)
R
IS
E
A
N
D
F
A
L
T
IM
E
S
(n
s
)
LOAD CAPACITANCE (pF)
FALL TIME
Y = 0.251x + 4.2245
Figure 38. Typical Output Rise and Fall Time (10% to 90%, VDD_IO =2.5 V)
vs. Load Capacitance at Strength 1
Figure 39. Typical Output Rise and Fall Time (10% to 90%, VDD_IO =2.5 V)
vs. Load Capacitance at Strength 2
Figure 40. Typical Output Rise and Fall Time (10% to 90%, VDD_IO =2.5 V)
vs. Load Capacitance at Strength 3
0
10
20
30
405060
70
80
90
100
0
5
10
15
20
25
R
IS
E
A
N
D
F
A
L
T
IM
E
S
(n
s
)
LOAD CAPACITANCE (pF)
STRENGTH 1
(VDD_IO =2.5V)
RISE TIME
Y = 0.1501
x +0.05
FALL TIME
Y = 0.1527x + 0.7485
0
102030
40
50
60
70
80
90
100
0
5
10
15
20
25
R
IS
E
A
N
D
F
A
L
T
IM
E
S
(n
s
)
LOAD CAPACITANCE (pF)
STRENGTH 2
(VDD_IO =2.5V)
RISE TIME
Y = 0.0861
x + 0.4712
FALL TIME
Y = 0.0949x + 0.8112
0
102030
40
50
60
7080
90
100
0
5
10
15
20
25
R
IS
E
A
N
D
F
A
L
T
IM
E
S
(n
s
)
LOAD CAPACITANCE (pF)
STRENGTH 3
(VDD_IO =2.5V)
RISE TIME
Y= 0.06
x +1.1362
FALL TIME
Y = 0.0691x + 1.1158
相關(guān)PDF資料
PDF描述
ADSP-TS203SABP-050 IC DSP FLOAT/FIXED 500MHZ 576BGA
ADUC7021BCPZ62-RL7 IC MCU 12BIT 1MSPS UART 40-LFCSP
ADUC7023BCPZ62I-R7 IC MCU 12BIT 62KB FLASH 32LFCSP
ADUC7024BCPZ62 IC MCU FLSH 62K ANLG I/O 64LFCSP
ADUC7032BSTZ-88 IC MCU 96K FLASH DUAL 48LQFP
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參數(shù)描述
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ADSP-TS203SABP-05X 制造商:Analog Devices 功能描述:
ADSP-TS203SABPZ050 功能描述:IC PROCESSOR 500MHZ 576BGA RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:TigerSHARC® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類(lèi)型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類(lèi)型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤(pán)
ADSP-TS203SBBPZ050 制造商:Analog Devices 功能描述:DSP - Bulk
ADSQ-1410 制造商:MURATA-PS 制造商全稱(chēng):Murata Power Solutions Inc. 功能描述:Quad 14-Bit, 10 MSPS Sampling A/D Converter
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