參數(shù)資料
型號： ADSP-BF561SBB500
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： Blackfin Embedded Symmetric Multi-Processor
中文描述： 32-BIT, 500 MHz, OTHER DSP, PBGA297
封裝： PLASTIC, MS-0340AAL-1, BGA-297
文件頁數(shù)： 39/52頁
文件大?。?/td> 508K
代理商： ADSP-BF561SBB500
ADSP-BF561
Preliminary Technical Data
Rev. PrC
|
Page 39 of 52
|
April 2004
Timer Cycle Timing
Table 27
and
Figure 19
describe timer expired operations. The
input signal is asynchronous in “width capture mode” and
“external clock mode” and has an absolute maximum input fre-
quency of f
SCLK
/2 MHz.
Table 27. Timer Cycle Timing
Parameter
Min
Max
Unit
Timing Characteristics
t
WL
Timer Pulsewidth Input Low
1
1
SCLK cycles
t
WH
Timer Pulsewidth Input High
1
1
SCLK cycles
Switching Characteristic
t
HTO
Timer Pulsewidth Output
2
1
(2
32
–1)
SCLK cycles
1
The minimum pulsewidths apply for TMRx input pins in width capture and external clock modes. They also apply to the PF1 or PPICLK input pins in PWM output mode.
2
The minimum time for t
HTO
is one cycle, and the maximum time for t
HTO
equals (2
32
–1) cycles.
Figure 19. Timer PWM_OUT Cycle Timing
CLKOUT
TMRx
(PWM OUTPUT MODE)
t
HTO
TMRx
(WIDTH CAPTURE AND
EXTERNAL CLOCK MODES)
t
WL
t
WH
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