參數(shù)資料
型號(hào)： ADSP-BF544MBBCZ-5M
廠商： Analog Devices Inc
文件頁數(shù)： 44/100頁
文件大?。?/td> 0K
描述： IC DSP 16BIT 533MHZ MDDR 400CBGA
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點(diǎn)
接口： CAN，SPI，SSP，TWI，UART
時(shí)鐘速率： 533MHz
非易失內(nèi)存： 外部
芯片上RAM： 196kB
電壓 - 輸入/輸出： 2.50V，3.30V
電壓 - 核心： 1.25V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 400-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 400-CSPBGA（17x17）
包裝： 托盤
配用： ADZS-BF548-EZLITE-ND - KIT EZLITE ADZS-BF548
Rev. C
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February 2010
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
DDR SDRAM/Mobile DDR SDRAM Clock and Control Cycle Timing
Table 32 and Figure 17 describe DDR SDRAM/mobile DDR
SDRAM clock and control cycle timing.
Table 32. DDR SDRAM/Mobile DDR SDRAM Clock and Control Cycle Timing
DDR SDRAM
Mobile DDR SDRAM
Unit
Parameter
Min
Max
Min
Max
Switching Characteristics
tCK
1
DCK0-1 Period
7.50
8.33
ns
tCH
DCK0-1 High Pulse Width
0.45
0.55
0.45
0.55
tCK
tCL
DCK0-1 Low Pulse Width
0.45
0.55
0.45
0.55
tCK
tAS
2,3
Address and Control Output SETUP Time Relative to CK
1.00
ns
tAH
Address and Control Output HOLD Time Relative to CK
1.00
ns
tOPW
Address and Control Output Pulse Width
2.20
2.30
ns
1 The t
CK specification does not account for the effects of jitter.
2 Address pins include DA0-12 and DBA0-1.
3 Control pins include DCS0-1, DCLKE, DRAS, DCAS, and DWE.
Figure 17. DDR SDRAM /Mobile DDR SDRAM Clock and Control Cycle Timing
NOTE: CONTROL =
DCS0-1, DCLKE, DRAS, DCAS, AND DWE.
ADDRESS = DA0-12 AND DBA0-1.
DCK0-1
ADDRESS
CONTROL
tAS
tAH
tCK
tCH
tCL
tOPW
相關(guān)PDF資料
PDF描述
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ADSP-BF544BBCZ-5A IC DSP 16BIT 533MHZ 400CSBGA
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MAX6643LBBAEE+T IC CNTRLR FAN SPEED 16-QSOP
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參數(shù)描述
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ADSP-BF547BBCZC11 制造商:Analog Devices 功能描述:
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