Clock and Reset Timing Table 11 and Figure 8 describe clock and reset operations. Per ABSOLUTE MAXIMUM RATINGS on Page 2" />
參數(shù)資料
型號： ADSP-BF535PBB-200
廠商： Analog Devices Inc
文件頁數(shù)： 17/44頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 16BIT 260BGA
產(chǎn)品培訓(xùn)模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點(diǎn)
接口： PCI，SPI，SSP，UART，USB
時(shí)鐘速率： 200MHz
非易失內(nèi)存： 外部
芯片上RAM： 308kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.50V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 260-BBGA
供應(yīng)商設(shè)備封裝： 260-PBGA（19x19）
包裝： 托盤
ADSP-BF535
–24–
REV. A
Clock and Reset Timing
Table 11 and Figure 8 describe clock and reset operations. Per
tions of CLKIN and clock multipliers must not select core and
system clocks in excess of 350/300/200 MHz and 133 MHz,
respectively.
Table 11. Clock and Reset Timing
Parameter
Min
Max
Unit
Timing Requirements
tCKIN
CLKIN Period
25.0
100.0
ns
tCKINL
CLKIN Low Pulse
1
10.0
ns
tCKINH
CLKIN High Pulse
1
10.0
ns
tWRST
RESET Asserted Pulse Width Low2
11
tCKIN
ns
tMSD
Delay from
RESET Asserted to MSELx, SSELx, BYPASS,
and DF Valid
3
15.0
ns
tMSS
MSELx/SSELx/DF/BYPASS Stable Setup Before
RESET
Deasserted
4
2
tCKIN
ns
tMSH
MSELx/SSELx/DF/BYPASS Stable Hold After
RESET
Deasserted
2
tCKIN
ns
Switching Characteristics
tPFD
Flag Output Disable Time After
RESET Asserted
15.0
ns
1 Applies to Bypass mode and Non-bypass mode.
2 Applies after power-up sequence is complete. At power-up, the processor’s internal phase-locked loop requires no more than 2000 CLKIN cycles, while
RESET is asserted, assuming stable power supplies and CLKIN (not including start-up time of external clock oscillator).
3 SSELx, MSELx and DF values can change from this point, but the values must be valid.
4 SSELx, MSELx and DF values must be held from this time, until the hold time expires.
Figure 8. Clock and Reset Timing
SSEL1–0
MSEL6–0
BYPASS
DF
RESET
CLKIN
t WRS T
t CK IN H
tCK IN
tCK IN L
t MSH
t PF D
t MS D
t MS S
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