參數(shù)資料
型號(hào)： ADSP-21990
廠商： Analog Devices, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： 16-bit fixed point DSP with Flash
中文描述： 具有閃存的 16 位定點(diǎn) DSP
文件頁數(shù)： 28/44頁
文件大?。?/td> 574K
代理商： ADSP-21990
ADSP-21990
–28–
REV. 0
Serial Port Timing
Table 11
and
Figure 12
describe SPORT transmit and receive
operations, while
Figure 13
and
Figure 14
describe SPORT
Frame Sync operations.
Table 11. Serial Port
1, 2
Parameter
External Clock Timing Requirements
t
SFSE
TFS/RFS Setup Before TCLK/RCLK
3
t
HFSE
TFS/RFS Hold After TCLK/RCLK
3
t
SDRE
Receive Data Setup Before RCLK
3
t
HDRE
Receive Data Hold After RCLK
3
t
SCLKW
TCLK/RCLK Width
t
SCLK
TCLK/RCLK Period
Min
Max
Unit
4
4
1.5
4
0.5t
HCLK
–1
2t
HCLK
ns
ns
ns
ns
ns
ns
Internal Clock Timing Requirements
t
SFSI
TFS Setup Before TCLK
4
; RFS Setup Before RCLK
3
t
HFSI
TFS/RFS Hold After TCLK/RCLK
3
t
SDRI
Receive Data Setup Before RCLK
3
t
HDRI
Receive Data Hold After RCLK
3
4
3
2
5
ns
ns
ns
ns
External or Internal Clock Switching Characteristics
t
DFSE
TFS/RFS Delay After TCLK/RCLK (Internally
Generated FS)
4
t
HOFSE
TFS/RFS Hold After TCLK/RCLK (Internally
Generated FS)
4
14
ns
3
ns
External Clock Switching Characteristics
t
DDTE
Transmit Data Delay After TCLK
4
t
HDTE
Transmit Data Hold After TCLK
4
13.4
ns
ns
4
Internal Clock Switching Characteristics
t
DDTI
Transmit Data Delay After TCLK
4
t
HDTI
Transmit Data Hold After TCLK
4
t
SCLKIW
TCLK/RCLK Width
13.4
ns
ns
ns
4
0.5t
HCLK
–3.5
0.5t
HCLK
+2.5
Enable and Three-State
5
Switching Characteristics
t
DTENE
Data Enable from External TCLK
4
t
DDTTE
Data Disable from External TCLK
4
t
DTENI
Data Enable from Internal TCLK
4
t
DDTTI
Data Disable from External TCLK
4
0
12.1
13
13
12
ns
ns
ns
ns
0
External Late Frame Sync Switching Characteristics
t
DDTLFSE
Data Delay from Late External TFS with MCE=1, MFD=0
6, 7
t
DTENLFSE
Data Enable from Late FS or MCE=1, MFD=0
6, 7
10.5
ns
ns
3.5
1
To determine whether communication is possible between two devices at clock speed n, the following specifications must be confirmed: 1) frame sync delay
and frame sync setup-and-hold, 2) data delay and data setup-and-hold, and 3) SCLK width.
2
Word selected timing for I
2
S mode is the same as TFS/RFS timing (normal framing only).
3
Referenced to sample edge.
4
Referenced to drive edge.
5
Only applies to SPORT.
6
MCE=1, TFS enable, and TFS valid follow t
DDTENFS
and t
DDTLFSE
.
7
If external RFSD/TFS setup to RCLK/TCLK>0.5t
LSCK
, t
DDTLSCK
and t
DTENLSCK
apply; otherwise, t
DDTLFSE
and t
DTENLFS
apply.
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