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參數資料
| 型號： | ADSP-21479KBCZ-2A |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 45/72頁 |
| 文件大小： | 0K |
| 描述： | IC DSP SHARC 266MHZ LP 196CSPBGA |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART |
| 時鐘速率： | 266MHz |
| 非易失內存： | ROM（4Mb） |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 196-LFBGA，CSPBGA |
| 供應商設備封裝： | 196-CSPBGA（12x12） |
| 包裝： | 托盤 |
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Rev. A
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September 2011
Data Address Generators with Zero-Overhead Hardware
Circular Buffer Support
The processor’s two data address generators (DAGs) are used
for indirect addressing and implementing circular data buffers
in hardware. Circular buffers allow efficient programming of
delay lines and other data structures required in digital signal
processing, and are commonly used in digital filters and Fourier
transforms. The two DAGs of the processors contain sufficient
registers to allow the creation of up to 32 circular buffers (16
primary register sets, 16 secondary). The DAGs automatically
handle address pointer wraparound, reduce overhead, increase
performance, and simplify implementation. Circular buffers can
start and end at any memory location.
Flexible Instruction Set
The 48-bit instruction word accommodates a variety of parallel
operations, for concise programming. For example, the
processors can conditionally execute a multiply, an add, and a
subtract in both processing elements while branching and fetch-
ing up to four 32-bit values from memory—all in a single
instruction.
Variable Instruction Set Architecture (VISA)
In addition to supporting the standard 48-bit instructions from
previous SHARC processors, the processors support new
instructions of 16 and 32 bits. This feature, called Variable
Instruction Set Architecture (VISA), drops redundant/unused
bits within the 48-bit instruction to create more efficient and
compact code. The program sequencer supports fetching these
16-bit and 32-bit instructions from both internal and external
SDRAM memory. This support is not extended to the asynchro-
nous memory interface (AMI). Source modules need to be built
using the VISA option, in order to allow code generation tools
to create these more efficient opcodes.
On-Chip Memory
The ADSP-21478 processor contains 3 Mbits of internal RAM
(Table 3) and the ADSP-21479 processor contains 5 Mbits of
internal RAM (Table 4). Each block can be configured for dif-
ferent combinations of code and data storage. Each memory
block supports single-cycle, independent accesses by the core
processor and I/O processor.
Figure 2. SHARC Core Block Diagram
S
SIMD Core
CACHE
INTERRUPT
5 STAGE
PROGRAM SEQUENCER
PM ADDRESS 32
DM ADDRESS 32
DM DATA 64
PM DATA 64
DAG1
16×32
MRF
80-BIT
ALU
MULTIPLIER
SHIFTER
RF
Rx/Fx
PEx
16×40-BIT
JTAG
DMD/PMD 64
ASTATx
STYKx
ASTATy
STYKy
TIMER
RF
Sx/SFx
PEy
16×40-BIT
MRB
80-BIT
MSB
80-BIT
MSF
80-BIT
FLAG
SYSTEM
I/F
USTAT
4×32-BIT
PX
64-BIT
DAG2
16×32
ALU
MULTIPLIER
SHIFTER
DATA
SWAP
PM ADDRESS 24
PM DATA 48
相關PDF資料 |
PDF描述 |
|---|---|
| HMM36DRKF-S13 | CONN EDGECARD 72POS .156 EXTEND |
| GMM43DSEF-S13 | CONN EDGECARD 86POS .156 EXTEND |
| HWS150-3/A | PWR SUP IND 3.3V 30A SNG OUTPUT |
| HWS150-5/A | PWR SUP IND 5V 30A SNG OUTPUT |
| MAX6514UKP035+T | IC TEMP SWITCH SOT23-5 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| ADSP-21479KBCZ-3AX | 制造商:Analog Devices 功能描述:- Trays |
| ADSP-21479KBCZ-ENG | 制造商:Analog Devices 功能描述:SHARC PROCESSOR - Trays |
| ADSP-21479KCPZ-1A | 功能描述:IC DSP SHARK 200MHZ 88LFCSP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數字式信號處理器） 系列:SHARC® 標準包裝:2 系列:StarCore 類型:SC140 內核 接口:DSI，以太網，RS-232 時鐘速率:400MHz 非易失內存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，FCBGA 供應商設備封裝:431-FCPBGA（20x20） 包裝:托盤 |
| ADSP-21479KSWZ-1A | 功能描述:數字信號處理器和控制器 - DSP, DSC 200MHz 100 ld Low Power Sharc Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 數據總線寬度:16 bit 程序存儲器大小:16 KB 數據 RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數量:35 定時器數量:3 設備每秒兆指令數:50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
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