參數(shù)資料
型號(hào)： ADSP-21479BCPZ-1A
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 46/76頁(yè)
文件大小： 0K
描述： IC DSP SHARK 200MHZ 88LFCSP
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART
時(shí)鐘速率： 200MHz
非易失內(nèi)存： ROM（4Mb）
芯片上RAM： 5Mb
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 88-VFQFN 裸露焊盤(pán)，CSP
供應(yīng)商設(shè)備封裝： 88-LFCSP-VQ（12x12）
包裝： 托盤(pán)
Rev. C
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July 2013
Sample Rate Converter—Serial Output Port
For the serial output port, the frame sync is an input, and it
should meet setup and hold times with regard to the serial clock
on the output port. The serial data output has a hold time and
delay specification with regard to serial clock. Note that serial
clock rising edge is the sampling edge and the falling edge is the
drive edge.
Table 42. ASRC, Serial Output Port
88-Lead LFCSP Package
All Other Packages
Unit
Parameter
Min
Max
Min
Max
Timing Requirements
tSRCSFS
1
Frame Sync Setup Before Serial Clock Rising Edge
4
ns
tSRCHFS
1
Frame Sync Hold After Serial Clock Rising Edge
5.5
ns
tSRCCLKW
Clock Width
(tPCLK × 4) ÷ 2 – 1
ns
tSRCCLK
Clock Period
tPCLK × 4
ns
Switching Characteristics
tSRCTDD
1
Transmit Data Delay After Serial Clock Falling Edge
2 × tPCLK
13
ns
tSRCTDH
1
Transmit Data Hold After Serial Clock Falling Edge
1
ns
1 The serial clock, data, and frame sync signals can come from any of the DAI pins. The serial clock and frame sync signals can also come via PCG or SPORTs. PCG’s input can
be either CLKIN or any of the DAI pins.
Figure 29. ASRC Serial Output Port Timing
DAI_P20–1
(SCLK)
SAMPLE EDGE
DAI_P20–1
(FS)
DAI_P20–1
(SDATA)
tSRCCLK
tSRCCLKW
tSRCSFS
tSRCHFS
tSRCTDD
tSRCTDH
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ADSP-21479KBCZ-3AX 制造商:Analog Devices 功能描述:- Trays
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