參數(shù)資料
型號： ADSP-21161NKCA-100
廠商： Analog Devices Inc
文件頁數(shù)： 32/60頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 225MBGA
產品培訓模塊： SHARC Processor Overview
標準包裝： 1
系列： SHARC®
類型： 浮點
接口： 主機接口，連接端口，串行端口
時鐘速率： 100MHz
非易失內存： 外部
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.80V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 225-BGA，CSPBGA
供應商設備封裝： 225-CSPBGA（17x17）
包裝： 托盤
其它名稱： ADSP-21161NKCA100
Rev. C
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January 2013
Three-State Timing — Bus Master, Bus Slave
These specifications show how the memory interface is disabled
(stops driving) or enabled (resumes driving) relative to CLKIN
and the SBTS pin. This timing is applicable to bus master transi-
tion cycles (BTC) and host transition cycles (HTC) as well as the
SBTS pin.
During reset, the DSP will not respond to SBTS, HBR, and MMS
accesses. Although the DSP will recognize HBR asserted before
reset, a HBG will not be returned by the DSP until after reset is
deasserted and the DSP completes bus synchronization.
Table 24. Three-State Timing — Bus Master, Bus Slave
Parameter
Min
Max
Unit
Timing Requirements
tSTSCK
SBTS Setup Before CLKIN
6
ns
tHTSCK
SBTS Hold After CLKIN
2
ns
Switching Characteristics
tMIENA
Address/Select Enable After CLKIN High
1.5
9
ns
tMIENS
Strobes Enable After CLKIN High1
–1.5
+9
ns
tMIENHG
HBG Enable After CLKIN
1.5
9
ns
tMITRA
Address/Select Disable After CLKIN High
0.5tCKOP–20
0.5tCKOP–15
ns
tMITRS
Strobes Disable After CLKIN High
tCKOP–0.25tCCLK–17
tCKOP–0.25tCCLK–12.5
ns
tMITRHG
HBG Disable After CLKIN
0.5tCKOP+NtCCLK–20
0.5tCKOP+NtCCLK–15
ns
tDATEN
Data Enable After CLKIN
1.5
10
ns
tDATTR
Data Disable After CLKIN3
1.5
6
ns
tACKEN
ACK Enable After CLKIN High
1.5
9
ns
tACKTR
ACK Disable After CLKIN High
0.2
5
ns
tCDCEN
CLKOUT Enable After CLKIN
0.5tCKOP+NtCCLK
0.5tCKOP+NtCCLK+5
ns
tCDCTR
CLKOUT Disable After CLKIN
tCKOP–5
tCKOP
ns
tATRHBG
Address/Select Disable Before HBG Low
1.5tCKOP–6
1.5tCKOP+2
ns
tSTRHBG
RD/WR/DMAGx Disable Before HBG Low
tCKOP+0.25tCCLK–4
tCKOP+0.25tCCLK+3
ns
tBTRHBG
BMS Disable Before HBG Low4
0.5tCKOP–4
0.5tCKOP+2
ns
tMENHBG
Memory Interface Enable After HBG High4
tCKOP–5
tCKOP+5
ns
1 Strobes = RD, WR, DMAGx.
2 Where N = 0.5, 1.0, 1.5 for 1:2, 1:3, and 1:4, respectively.
3 In addition to bus master transition cycles, these specs also apply to bus master and bus slave synchronous read/write.
4 Memory Interface = Address, RD, WR, MSx, DMAGx, and BMS (in EPROM boot mode). BMS is only an output in EPROM boot mode.
相關PDF資料
PDF描述
JWS1505/A POWER SUP 150W 5V 30A ENCLOSED
RMC44DRYN CONN EDGECARD 88POS DIP .100 SLD
ECM12DTBD-S189 CONN EDGECARD 24POS R/A .156 SLD
RSC44DRYH CONN EDGECARD 88POS DIP .100 SLD
VI-B1V-CV-F1 CONVERTER MOD DC/DC 5.8V 150W
相關代理商/技術參數(shù)
參數(shù)描述
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