參數(shù)資料
型號(hào)： ADSP-21161NCCA-100
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： DSP Microcomputer
中文描述： 48-BIT, 27.5 MHz, OTHER DSP, PBGA225
封裝： 17 X 17 MM, MO-192AAF-2, BGA-225
文件頁(yè)數(shù)： 41/60頁(yè)
文件大?。?/td> 1019K
代理商： ADSP-21161NCCA-100
–41–
REV. A
ADSP-21161N
Link Ports
Calculation of link receiver data setup and hold relative to link
clock is required to determine the maximum allowable skew that
can be introduced in the transmission path between LDATA and
LCLK. Setup skew is the maximum delay that can be introduced
in LDATA relative to LCLK, (setup skew = t
LCLKTWH
min– t
DLDCH
– t
SLDCL
). Hold skew is the maximum delay that can be introduced
in LCLK relative to LDATA, (hold skew = t
LCLKTWL
min – t
HLDCH
– t
HLDCL
). Calculations made directly from speed specifications
will result in unrealistically small skew times because they include
multiple tester guardbands. The setup and hold skew times
shown below are calculated to include only one tester guardband.
ADSP-21161N Setup Skew = 1.5 ns max
ADSP-21161N Hold Skew = 1.5 ns max
Note that there is a two-cycle effect latency between the link port
enable instruction and the DSP enabling the link port.
Table 27. Link Ports
–
Receive
Parameter
Timing Requirements
t
SLDCL
t
HLDCL
t
LCLKIW
t
LCLKRWL
t
LCLKRWH
Min
Max
Unit
Data Setup Before LCLK Low
Data Hold After LCLK Low
LCLK Period
LCLK Width Low
LCLK Width High
1
3.5
t
LCLK
4.0
4.0
ns
ns
ns
ns
ns
Switching Characteristics
t
DLALC
LACK Low Delay After LCLK High
1
8
12
ns
1
LACK goes low with t
DLALC
relative to rise of LCLK after first nibble, but does not go low if the receiver's link buffer is not about to fill.
Figure 30. Link Ports—Receive
LCLK
LDAT7-0
LACK (OUT)
RECEIVE
IN
t
SLDCL
t
HLDCL
t
DLALC
t
LCLKRWL
t
LCLKIW
t
LCLKRWH
相關(guān)PDF資料
PDF描述
ADSP-21161NKCA-100 DSP Microcomputer
ADSP-21262SBBC-150 Embedded Processor
ADSP-21262SBBCZ150 Embedded Processor
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ADSP-21262 SHARC Processor
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參數(shù)描述
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