參數(shù)資料
型號(hào)： ADSP-21160NKB-95
廠商： ANALOG DEVICES INC
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： DSP Microcomputer
中文描述： 64-BIT, 47.5 MHz, OTHER DSP, PBGA400
封裝： 27 X 27 MM, METRIC, PLASTIC, BGA-400
文件頁(yè)數(shù)： 39/53頁(yè)
文件大?。?/td> 1680K
代理商： ADSP-21160NKB-95
PRELIMINARY TECHNICAL DATA
This information applies to a product under development. Its characteristics and specifications are subject to change without notice. Analog
Devices assumes no obligation regarding future manufacturing unless otherwise agreed to in writing.
39
REV. PrB
For current information contact Analog Devices at 800/262-5643
ADSP-21160N
April 2002
Link Ports
Calculation of link receiver data setup and hold, relative to link clock, is required to determine the maximin allowable skew
that can be introduced in the transmission path, between LDATA and LCLK. Setup skew is the maximum delay that can
be introduced in LDATA, relative to LCLK (setup skew = t
LCLKTWH
minimum – t
DLDCH
– t
SLDCL
). Hold skew is the maximum
delay that can be introduced in LCLK, relative to LDATA (hold skew = t
LCLKTWL
minimum + t
HLDCH
– t
HLDCL
).Calculations
made directly from speed specifications result in unrealistically small skew times, because they include multiple tester
guardbands.
Note that there is a two-cycle effect latency between the link port enable instruction and the DSP enabling the link port.
Table 19. Link Ports—Receive
Parameter
Timing Requirements:
t
SLDCL
t
HLDCL
t
LCLKIW
t
LCLKRWL
t
LCLKRWH
Switching Characteristics:
t
DLALC
Min
Max
Unit
Data Setup Before LCLK Low
Data Hold After LCLK Low
LCLK Period
LCLK Width Low
LCLK Width High
2.5
2.5
t
LCLK
4
4
ns
ns
ns
ns
ns
LACK Low Delay After LCLK High
1
1
LACK goes low with t
DLALC
relative to rise of LCLK after first nibble, but doesn’t go low if the receiver’s link buffer is not about to fill.
12
17
ns
Figure 26. Link Ports—Receive
LCLK
LDAT(7:0)
LACK (OUT)
RECEIVE
IN
t
SLDCL
t
HLDCL
t
LCLKRWH
t
DLALC
t
LCLKRWL
t
LCLKIW
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