參數(shù)資料
型號： ADSP-21060KB-160
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： ADSP-2106x SHARC DSP Microcomputer Family
中文描述： 48-BIT, 40 MHz, OTHER DSP, PBGA225
封裝： PLASTIC, MS-034AAJ-2, BGA-225
文件頁數(shù)： 24/47頁
文件大?。?/td> 366K
代理商： ADSP-21060KB-160
–24–
ADSP-21060/ADSP-21060L
REV. D
ADSP-21060
Min
ADSP-21060L
Min
Parameter
Max
Max
Units
Timing Requirements:
t
SADRI
Address,
SW
Setup before CLKIN
t
HADRI
Address,
SW
Hold before CLKIN
t
SRWLI
RD
/
WR
Low Setup before CLKIN
1
t
HRWLI
RD
/
WR
Low Hold after CLKIN
t
RWHPI
RD
/
WR
Pulse High
t
SDATWH
Data Setup before
WR
High
t
HDATWH
Data Hold after
WR
High
15 + DT/2
15 + DT/2
ns
ns
ns
ns
ns
ns
ns
5 + DT/2
5 + DT/2
9.5 + 5DT/16
–4 – 5DT/16
3
5
1
9.5 + 5DT/16
–4 – 5DT/16
3
5
1
8 + 7DT/16
8 + 7DT/16
Switching Characteristics:
t
SDDATO
Data Delay after CLKIN
t
DATTR
Data Disable after CLKIN
2
t
DACKAD
ACK Delay after Address,
SW
3
t
ACKTR
ACK Disable after CLKIN
3
19 + 5DT/16
7 – DT/8
9
6 – DT/8
19 + 5DT/16
7 – DT/8
9
6 – DT/8
ns
ns
ns
ns
0 – DT/8
0 – DT/8
–1 – DT/8
–1 – DT/8
NOTES
1
t
(min) = 9.5 + 5DT/16 when Multiprocessor Memory Space Wait State (MMSWS bit in WAIT register) is disabled; when MMSWS is enabled, t
SRWLI
(min)
= 4 + DT/8.
2
See
System Hold Time Calculation
under Test Conditions for calculation of hold times given capacitive and dc loads.
3
t
is true only if the address and
SW
inputs have setup times (before CLKIN) greater than 10 + DT/8 and less than 19 + 3DT/4. If the address and
SW
inputs have
setup times greater than 19 + 3DT/4, then ACK is valid 14 + DT/4 (max) after CLKIN. A slave that sees an address with an M field match will respond with ACK
regardless of the state of MMSWS or strobes. A slave will three-state ACK every cycle with t
ACKTR
.
CLKIN
ADDRESS
SW
ACK
RD
DATA
(OUT)
WR
WRITE ACCESS
t
SADRI
t
HADRI
t
DACKAD
t
ACKTR
t
RWHPI
t
HRWLI
t
SRWLI
t
SDDATO
t
DATTR
t
SRWLI
t
HRWLI
t
RWHPI
t
HDATWH
t
SDATWH
DATA
(IN)
READ ACCESS
Figure 16. Synchronous Read/Write—Bus Slave
Synchronous Read/Write—Bus Slave
Use these specifications for ADSP-2106x bus master accesses of
a slave’s IOP registers or internal memory (in multiprocessor
memory space). The bus master must meet these (bus slave)
timing requirements.
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PDF描述
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