參數(shù)資料
型號： AD9845BJST
廠商： ANALOG DEVICES INC
元件分類： 消費家電
英文描述： Complete 12-Bit 30 MSPS CCD Signal Processor
中文描述： SPECIALTY CONSUMER CIRCUIT, PQFP48
封裝： 1.40 MM HEIGHT, PLASTIC, MS-026BBC, LQFP-48
文件頁數(shù)： 9/24頁
文件大?。?/td> 441K
代理商： AD9845BJST
REV. A
AD9845B
–9–
CCD MODE AND AUX MODE TIMING
N
N+1
N+2
N+9
N+10
t
ID
t
ID
t
S1
t
S2
t
CP
t
INH
t
OD
t
H
N–10
N–9
N–8
N–1
N
NOTES
1. RECOMMENDED PLACEMENT FOR DATACLK RISING EDGE IS BETWEEN THE SHD RISING EDGE AND NEXT SHP FALLING EDGE.
2. CCD SIGNAL IS SAMPLED AT SHP AND SHD RISING EDGES.
SHP
SHD
DATACLK
OUTPUT
DATA
CCD
SIGNAL
Figure 5. CCD Mode Timing
CCD
SIGNAL
EFFECTIVE PIXELS
CLPOB
CLPDM
OPTICAL BLACK PIXELS
HORIZONTAL
BLANKING
DUMMY PIXELS
EFFECTIVE PIXELS
PBLK
NOTES
1. CLPOB AND CLPDM WILL OVERWRITE PBLK. PBLK WILL NOT AFFECT CLAMP OPERATION IF OVERLAPPING CLPDM AND/OR CLPOB.
2. PBLK SIGNAL IS OPTIONAL.
3. DIGITAL OUTPUT DATA WILL BE ALL ZEROS DURING PBLK. OUTPUT DATA LATENCY IS NINE DATACLK CYCLES.
OUTPUT
DATA
EFFECTIVE PIXEL DATA
OB PIXEL DATA
DUMMY BLACK
EFFECTIVE DATA
Figure 6. Typical CCD Mode Line Clamp Timing
DATACLK
OUTPUT
DATA
VIDEO
SIGNAL
N
N+1
N+2
N+8
N+9
N–10
N–9
N–8
N–1
N
t
ID
t
CP
t
OD
t
H
Figure 7. AUX Mode Timing
相關PDF資料
PDF描述
AD9845 Complete 12-Bit 30 MSPS CCD Signal Processor
AD9845A Complete 12-Bit 30 MSPS CCD Signal Processor
AD9845AJST Complete 12-Bit 30 MSPS CCD Signal Processor
AD9846A Complete 10-Bit 30 MSPS CCD Signal Processor
AD9846AJST Complete 10-Bit 30 MSPS CCD Signal Processor
相關代理商/技術參數(shù)
參數(shù)描述
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AD9845BJSTZKL1 制造商:Analog Devices 功能描述:
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