參數(shù)資料
型號(hào)： AD9842AJST
廠商： ANALOG DEVICES INC
元件分類： 消費(fèi)家電
英文描述： Complete 20 MSPS CCD Signal Processors
中文描述： SPECIALTY CONSUMER CIRCUIT, PQFP48
封裝： PLASTIC, LQFP-48
文件頁(yè)數(shù)： 10/23頁(yè)
文件大?。?/td> 272K
代理商： AD9842AJST
REV. 0
AD9841A/AD9842A
–10–
CCD-MODE AND AUX MODE TIMING
N
N+1
N+2
N+9
N+10
t
ID
t
ID
t
S1
t
S2
t
CP
t
INH
t
OD
t
H
N
–
10
N
–
9
N
–
8
N
–
1
N
NOTES:
1. RECOMMENDED PLACEMENT FOR DATACLK RISING EDGE IS BETWEEN THE SHD RISING EDGE AND NEXT SHP FALLING EDGE.
2. CCD SIGNAL IS SAMPLED AT SHP AND SHD RISING EDGES.
SHP
SHD
DATACLK
OUTPUT
DATA
CCD
SIGNAL
Figure 5. CCD-Mode Timing
CCD
SIGNAL
EFFECTIVE PIXELS
CLPOB
CLPDM
OPTICAL BLACK PIXELS
HORIZONTAL
BLANKING
DUMMY PIXELS
EFFECTIVE PIXELS
PBLK
NOTES:
1. CLPOB AND CLPDM WILL OVERWRITE PBLK. PBLK WILL NOT AFFECT CLAMP OPERATION IF OVERLAPPING CLPDM AND/OR CLPOB.
2. PBLK SIGNAL IS OPTIONAL.
3. DIGITAL OUTPUT DATA WILL BE ALL ZEROS DURING PBLK. OUTPUT DATA LATENCY IS 9 DATACLK CYCLES.
OUTPUT
DATA
EFFECTIVE PIXEL DATA
OB PIXEL DATA
DUMMY BLACK
EFFECTIVE DATA
Figure 6. Typical CCD-Mode Line Clamp Timing
DATACLK
OUTPUT
DATA
VIDEO
SIGNAL
N
N+1
N+2
N+8
N+9
N
–
10
N
–
9
N
–
8
N
–
1
N
t
ID
t
CP
t
OD
t
H
Figure 7. AUX-Mode Timing
相關(guān)PDF資料
PDF描述
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AD9843AJST Complete 10-Bit 20 MSPS CCD Signal Processor
AD9844 Complete 12-Bit 20 MSPS CCD Signal Processor
AD9844A Complete 12-Bit 20 MSPS CCD Signal Processor
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參數(shù)描述
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