參數(shù)資料
型號(hào)： AD9572ACPZPEC-R7
廠(chǎng)商： Analog Devices Inc
文件頁(yè)數(shù)： 15/20頁(yè)
文件大?。?/td> 0K
描述： IC PLL CLOCK GEN 25MHZ 40LFCSP
標(biāo)準(zhǔn)包裝： 750
類(lèi)型： 時(shí)鐘發(fā)生器，扇出配送，多路復(fù)用器
PLL： 是
輸入： 晶體
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 1:7
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 156.25MHz
除法器/乘法器： 是/無(wú)
電源電壓： 2.97 V ~ 3.63 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 40-WFQFN 裸露焊盤(pán)，CSP
供應(yīng)商設(shè)備封裝： 40-LFCSP-WQ（6x6）
包裝： 帶卷 (TR)
AD9572
Rev. B | Page 4 of 20
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
PLL Noise (125 MHz LVPECL Output)
At 1 kHz
122
dBc/Hz
33.33 MHz output disabled
At 10 kHz
127
dBc/Hz
33.33 MHz output disabled
At 100 kHz
128
dBc/Hz
33.33 MHz output disabled
At 1 MHz
148
dBc/Hz
33.33 MHz output disabled
At 10 MHz
152
dBc/Hz
33.33 MHz output disabled
At 30 MHz
153
dBc/Hz
33.33 MHz output disabled
PLL Noise (100 MHz LVPECL Output)
At 1 kHz
122
dBc/Hz
33.33 MHz output disabled
At 10 kHz
128
dBc/Hz
33.33 MHz output disabled
At 100 kHz
130
dBc/Hz
33.33 MHz output disabled
At 1 MHz
148
dBc/Hz
33.33 MHz output disabled
At 10 MHz
150
dBc/Hz
33.33 MHz output disabled
At 30 MHz
151
dBc/Hz
33.33 MHz output disabled
PLL Noise (33.33 MHz CMOS Output)
At 1 kHz
130
dBc/Hz
At 10 kHz
138
dBc/Hz
At 100 kHz
139
dBc/Hz
At 1 MHz
152
dBc/Hz
At 5 MHz
152
dBc/Hz
Phase Noise (25 MHz CMOS Output)
At 1 kHz
133
dBc/Hz
At 10 kHz
142
dBc/Hz
At 100 kHz
148
dBc/Hz
At 1 MHz
148
dBc/Hz
At 5 MHz
148
dBc/Hz
Spurious Content1
70
dBc
Dominant amplitude, all outputs active
PLL Figure of Merit
217.5
dBc/Hz
1 When the 33.33 MHz, 100 MHz, and 125 MHz clocks are enabled simultaneously, a worst-case 50 dBc spurious content might be presented on Pin 21 and Pin 22 only.
LVDS CLOCK OUTPUT JITTER
Typical (typ) is given for VS = 3.3 V, TA = 25°C, unless otherwise noted.
Table 2.
Jitter Integration
Bandwidth (Typ)
100 MHz
106.25 MHz
125 MHz 33M
156.25 MHz
Unit
Test Conditions/Comments
12 kHz to 20 MHz
0.51
0.44
0.42/0.88
0.42
ps
rms
LVDS output frequency combinations
are 1 × 156.25 MHz, 1 × 100 MHz, 1 ×
125 MHz, 2 × 106.25 MHz
1.875 MHz to
20 MHz
0.19
ps
rms
LVDS output frequency combinations
are 1 × 156.25 MHz, 1 × 100 MHz, 1 ×
125 MHz, 2 × 106.25 MHz
637 kHz to 10 MHz
0.22
ps
rms
LVDS output frequency combinations
are 1 × 156.25 MHz, 1 × 100 MHz, 1 ×
125 MHz, 2 × 106.25 MHz
200 kHz to 10 MHz
0.32
0.25/0.78
ps
rms
LVDS output frequency combinations
are 1 × 156.25 MHz, 1 × 100 MHz, 1 ×
125 MHz, 2 × 106.25 MHz
12 kHz to 35 MHz
0.50 (off only)
ps
rms
LVDS output frequency combinations
are 1 × 156.25 MHz, 2 × 125 MHz, 2 ×
106.25 MHz
1 The typical 125 MHz rms jitter data is collected from the differential pair, Pin 21 and Pin 22, unless otherwise noted.
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AD9572XCPZPEC 制造商:Analog Devices 功能描述:
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