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參數(shù)資料
| 型號： | AD9571ACPZPEC-R7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 16/20頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL CLOCK GEN 25MHZ 40LFCSP |
| 標準包裝： | 750 |
| 類型： | 時鐘發(fā)生器，扇出配送，多路復用器 |
| PLL： | 是 |
| 輸入： | 晶體 |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:10 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 156.25MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 40-WFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 40-LFCSP-WQ（6x6） |
| 包裝： | 帶卷 (TR) |
AD9571
Rev. 0 | Page 5 of 20
LVPECL CLOCK OUTPUT JITTER
Typical (typ) is given for VS = 3.3 V, TA = 25°C, unless otherwise noted.
Table 3.
Jitter Integration
Bandwidth (Typ)
100 MHz
125 MHz1,
33.33 MHz = Off/On
156.25 MHz
Unit
Test Conditions/Comments
12 kHz to 20 MHz
0.54
0.42/2.0
0.45
ps rms
LVPECL output frequency combinations are
1 × 156.25 MHz, 1 × 100 MHz, 1 × 125 MHz,
1 × 33.33 MHz
1.875 MHz to 20 MHz
0.22
ps rms
LVPECL output frequency combinations are
1 × 156.25 MHz, 1 × 100 MHz, 1 × 125 MHz,
1 × 33.33 MHz
200 kHz to 10 MHz
0.31
0.25/1.9
ps rms
LVPECL output frequency combinations are
1 × 156.25 MHz, 1 × 100 MHz, 1 × 125 MHz,
1 × 33.33 MHz
1 The typical 125 MHz rms jitter data collected from the differential pair of Pin 21 and Pin 22, unless otherwise noted.
CMOS CLOCK OUTPUT JITTER
Typical (typ) is given for VS = 3.3 V, TA = 25°C, unless otherwise noted.
Table 4.
Jitter Integration Bandwidth
25 MHz
33.33 MHz
Unit
Test Conditions/Comments
12 kHz to 5 MHz
0.82
0.53
ps rms
N/A
200 kHz to 5 MHz
0.80
0.43
ps rms
N/A
REFERENCE INPUT
Typical (typ) is given for VS = 3.3 V ± 10%, TA = 25°C, unless otherwise noted. Minimum (min) and maximum (max) values are given
over full VS and TA (40°C to +85°C) variation.
Table 5.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CLOCK INPUT (REFCLK)
Input Frequency
25
MHz
Input High Voltage
2.0
V
Input Low Voltage
0.8
V
Input Current
1.0
+1.0
A
Input Capacitance
2
pF
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PDF描述 |
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