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參數(shù)資料
| 型號(hào)： | AD9524BCPZ-REEL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 46/56頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC INTEGER-N CLCK GEN 48LFCSP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 時(shí)鐘/頻率發(fā)生器，扇出緩沖器（分配） |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，光纖通道，SONET/SDH |
| 輸入： | CMOS |
| 輸出： | HSTL，LVCMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:6 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1GHz |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 48-LFCSP-VQ（7x7） |
| 包裝： | 標(biāo)準(zhǔn)包裝 |
| 配用： | AD9524BCPZ-ND - IC INTEGER-N CLCK GEN 48LFCSP |
| 其它名稱： | AD9524BCPZ-REEL7DKR |
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AD9524
Data Sheet
Rev. E | Page 50 of 56
Reserved (Address 0x190)
Table 51. Reserved Register
Address
Bits
Bit Name
Description
0x190
[7:5]
Reserved
Reserved. The default value for this register is 0x00. It is recommended to write a value
of 0x20 to this register.
Clock Distribution (Address 0x196 to Address 0x1A1, Address 0x1AE to Address 0x1B3, Address 0x1BA, and Address
0x1BB)
Table 52. Channel 0 to Channel 5 Control (This same map applies to all six channels.)
Address
Bits
Bit Name
Description
0x196
7
Invert divider output
Inverts the polarity of the divider’s output clock.
6
Ignore sync
0: obeys chip-level SYNC signal (default).
1: ignores chip-level SYNC signal.
5
Power-down channel
1: powers down the entire channel.
0: normal operation.
4
Lower power mode
(differential modes only)
Reduces power used in the differential output modes (LVDS/LVPECL/HSTL). This
reduction may result in power savings, but at the expense of performance. Note that
this bit does not affect output swing and current, just the internal driver power.
1: low strength/lower power.
0: normal operation.
[3:0]
Driver mode
Driver mode.
Bit 3
Bit 2
Bit 1
Bit 0
Driver Mode
0
Tristate output
0
1
LVPECL (8 mA)
0
1
0
LVDS (3.5 mA)
0
1
LVDS (7 mA)
0
1
0
HSTL-0 (16 mA)
0
1
0
1
HSTL-1 (8 mA)
0
1
0
CMOS (both outputs in phase)
+ Pin: true phase relative to divider output
Pin: true phase relative to divider output
0
1
CMOS (opposite phases on outputs)
+ Pin: true phase relative to divider output
Pin: complement phase relative to divider output
1
0
CMOS
+ Pin: true phase relative to divider output
Pin: high-Z
1
0
1
CMOS
+ Pin: high-Z
Pin: true phase relative to divider output
1
0
1
0
CMOS
+ Pin: high-Z
Pin: high-Z
1
0
1
CMOS (both outputs in phase)
+ Pin: complement phase relative to divider output
Pin: complement phase relative to divider output
1
0
CMOS (both outputs out of phase)
+ Pin: complement phase relative to divider output
Pin: true phase relative to divider output
1
0
1
CMOS
+ Pin: complement phase relative to divider output
Pin: high-Z
1
0
CMOS
+ Pin: high-Z
Pin: complement phase relative to divider output
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| AD9525BCPZ-REEL7 | 功能描述:時(shí)鐘發(fā)生器及支持產(chǎn)品 High performance clock distributor Exter RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
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