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參數(shù)資料
| 型號： | AD9523BCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 50/60頁 |
| 文件大小： | 0K |
| 描述： | IC INTEGER-N CLCK GEN 72LFCSP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 時(shí)鐘/頻率發(fā)生器，扇出緩沖器（分配） |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，光纖通道，SONET/SDH |
| 輸入： | CMOS |
| 輸出： | HSTL，LVCMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:14 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1GHz |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 72-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 72-LFCSP-VQ（10x10） |
| 包裝： | 托盤 |
| 配用： | AD9523/PCBZ-ND - BOARD EVAL FOR AD9523 |
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AD9523
Data Sheet
Rev. C | Page 54 of 60
Address
Bits
Bit Name
Description
0x231
[7:6]
Reserved
[5:0]
Status Monitor 1 control
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Muxout
0
GND
0
1
PLL1 and PLL2 locked
0
1
0
PLL1 locked
0
1
PLL2 locked
0
1
0
Both references are missing (REFA and REFB)
0
1
0
1
Both references are missing and PLL2 is locked
0
1
0
REFB selected (applies only to auto select mode)
0
1
REFA is OK
0
1
0
REFB is OK
0
1
0
1
REF_TEST is OK
0
1
0
1
0
VCXO is OK
0
1
0
1
PLL1 feedback is OK
0
1
0
PLL2 reference clock is OK
0
1
0
1
Reserved
0
1
0
REFA and REFB are OK
0
1
All clocks are OK (except REF_TEST)
0
1
0
GND
0
1
0
1
GND
0
1
0
1
0
GND
0
1
0
1
GND
0
1
0
1
0
PLL2 feedback is divide-by-2
0
1
0
1
0
1
PLL2 PFD down divide-by-2
0
1
0
1
0
PLL2 REF divide-by-2
0
1
0
1
PLL2 PFD up divide-by-2
Note that all bit combinations after 010111
are reserved.
0x232
[7:5]
Reserved
Reserved.
4
Enable Status_EEPROM
on STATUS0 pin
Enables the EEPROM status on the STATUS0 pin.
1: enable status.
3
STATUS1 pin divider
enable
Enables a divide-by-4 on the STATUS1 pin, allowing dynamic signals to be viewed at a lower
frequency (such as the PFD input clocks). Not to be used with dc states on the status pins,
which occur when the settings of Register 0x231, Bits[5:0] are in the range of 000000 to 001111.
1: enabled.
0: disabled.
2
STATUS0 pin divider
enable
Enables a divide-by-4 on the STATUS0 pin, allowing dynamic signals to be viewed at a lower
frequency (such as the PFD input clocks). Not to be used with dc states on the status pins,
which occur when the settings of Register 0x230, Bits[5:0] are in the range of 000000 to 001111.
1: enable.
0: disable.
1
Reserved
Reserved.
0
Sync dividers
(manual control)
Set bit to put dividers in sync; clear bit to release. Functions like SYNC pin low.
1: sync.
0: normal.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AD9524BCPZ | IC INTEGER-N CLCK GEN 48LFCSP |
| AD9540BCPZ-REEL7 | IC CLOCK GEN/SYNTHESIZER 48LFCSP |
| AD9547BCPZ-REEL7 | IC CLOCK GEN/SYNCHRONIZR 64LFCSP |
| AD9548BCPZ-REEL7 | IC CLOCK GEN/SYNCHRONIZR 88LFCSP |
| AD9549ABCPZ-REEL7 | IC CLOCK GEN/SYNCHRONIZR 64LFCSP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| AD9524 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Jitter Cleaner and Clock Generator with 6 Differential or 13 LVCMOS Outputs |
| AD9524/PCBZ | 功能描述:BOARD EVAL FOR AD9524 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評估演示板和套件 系列:- 標(biāo)準(zhǔn)包裝:1 系列:PSoC® 主要目的:電源管理，熱管理 嵌入式:- 已用 IC / 零件:- 主要屬性:- 次要屬性:- 已供物品:板，CD，電源 |
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