參數(shù)資料
型號： AD9516-5BCPZ-REEL7
廠商： Analog Devices Inc
文件頁數(shù)： 76/76頁
文件大?。?/td> 0K
描述： IC CLOCK GEN W/PLL 64-LFCSP
標(biāo)準(zhǔn)包裝： 750
類型： 時鐘發(fā)生器，扇出配送
PLL： 是
輸入： CMOS，LVDS，LVPECL
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 1:14
差分 - 輸入:輸出： 是/是
頻率 - 最大： 2.4GHz
除法器/乘法器： 是/無
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 帶卷 (TR)
AD9516-5
Rev. A | Page 9 of 76
CLOCK OUTPUT ADDITIVE TIME JITTER (VCO DIVIDER USED)
Table 8.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL OUTPUT ADDITIVE TIME JITTER
Distribution section only; does not include PLL;
uses rising edge of clock signal
CLK = 2.4 GHz; VCO Div = 2; LVPECL = 100 MHz;
Divider = 12; Duty-Cycle Correction = Off
210
fs rms
Calculated from SNR of ADC method
LVDS OUTPUT ADDITIVE TIME JITTER
Distribution section only; does not include PLL;
uses rising edge of clock signal
CLK = 2.4 GHz; VCO Div = 2; LVDS = 100 MHz;
Divider = 12; Duty-Cycle Correction = Off
285
fs rms
Calculated from SNR of ADC method
CMOS OUTPUT ADDITIVE TIME JITTER
Distribution section only; does not include PLL;
uses rising edge of clock signal
CLK = 2.4 GHz; VCO Div = 2; CMOS = 100 MHz;
Divider = 12; Duty-Cycle Correction = Off
350
fs rms
Calculated from SNR of ADC method
DELAY BLOCK ADDITIVE TIME JITTER
Table 9.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
DELAY BLOCK ADDITIVE TIME JITTER1
Incremental additive jitter
100 MHz Output
Delay (1600 μA, 0x1C) Fine Adjust 000000b
0.54
ps rms
Delay (1600 μA, 0x1C) Fine Adjust 101111b
0.60
ps rms
Delay (800 μA, 0x1C) Fine Adjust 000000b
0.65
ps rms
Delay (800 μA, 0x1C) Fine Adjust 101111b
0.85
ps rms
Delay (800 μA, 0x4C) Fine Adjust 000000b
0.79
ps rms
Delay (800 μA, 0x4C) Fine Adjust 101111b
1.2
ps rms
Delay (400 μA, 0x4C) Fine Adjust 000000b
1.2
ps rms
Delay (400 μA, 0x4C) Fine Adjust 101111b
2.0
ps rms
Delay (200 μA, 0x1C) Fine Adjust 000000b
1.3
ps rms
Delay (200 μA, 0x1C) Fine Adjust 101111b
2.5
ps rms
Delay (200 μA, 0x4C) Fine Adjust 000000b
1.9
ps rms
Delay (200 μA, 0x4C) Fine Adjust 101111b
3.8
ps rms
1 This value is incremental; that is, it is in addition to the jitter of the LVDS or CMOS output without the delay. To estimate the total jitter, the LVDS or CMOS output jitter
should be added to this value using the root sum of the squares (RSS) method.
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AD9517-0BCPZ 制造商:Analog Devices 功能描述:
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