t
參數(shù)資料
型號： AD9204BCPZRL7-80
廠商： Analog Devices Inc
文件頁數(shù)： 35/36頁
文件大小： 0K
描述： IC ADC 10BIT 80MSPS 64LFCSP
標(biāo)準(zhǔn)包裝： 750
位數(shù)： 10
采樣率（每秒）： 80M
數(shù)據(jù)接口： 串行，SPI?
轉(zhuǎn)換器數(shù)目： 2
功率耗散（最大）： 150mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 帶卷 (TR)
輸入數(shù)目和類型： 4 個(gè)單端，單極；2 個(gè)差分，單極
AD9204
Rev. 0 | Page 8 of 36
TIMING SPECIFICATIONS
Table 5.
Parameter
Conditions
Min
Typ
Max
Unit
SYNC TIMING REQUIREMENTS
tSSYNC
SYNC to rising edge of CLK setup time
0.24
ns
tHSYNC
SYNC to rising edge of CLK hold time
0.40
ns
SPI TIMING REQUIREMENTS
tDS
Setup time between the data and the rising edge of SCLK
2
ns
tDH
Hold time between the data and the rising edge of SCLK
2
ns
tCLK
Period of the SCLK
40
ns
tS
Setup time between CSB and SCLK
2
ns
tH
Hold time between CSB and SCLK
2
ns
tHIGH
SCLK pulse width high
10
ns
tLOW
SCLK pulse width low
10
ns
tEN_SDIO
Time required for the SDIO pin to switch from an input to an
output relative to the SCLK falling edge
10
ns
tDIS_SDIO
Time required for the SDIO pin to switch from an output to an
input relative to the SCLK rising edge
10
ns
SYNC
CLK+
tHSYNC
tSSYNC
08
12
2-
00
4
Figure 4. SYNC Input Timing Requirements
相關(guān)PDF資料
PDF描述
AD9211BCPZ-200 IC ADC 10-BIT 200MSPS 56-LFCSP
AD9212ABCPZ-65 IC ADC 10BIT SRL 65MSPS 64LFCSP
AD9214BRS-RL65 IC ADC 10BIT 65MSPS 28-SSOP
AD9215BRU-105 IC ADC 10BIT 105MSPS 3V 28-TSSOP
AD9216BCPZ-105 IC ADC 10BIT DL 105MSPS 64LFCSP
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
AD9208BBPZRL-3000
AD9211 制造商:AD 制造商全稱:Analog Devices 功能描述:10-Bit, 200 MSPS/250 MSPS/300 MSPS, 1.8 V Analog-to-Digital Converter
AD9211_07 制造商:AD 制造商全稱:Analog Devices 功能描述:10-Bit, 200 MSPS/250 MSPS/300 MSPS, 1.8 V Analog-to-Digital Converter
AD9211-170EB 制造商:AD 制造商全稱:Analog Devices 功能描述:10-Bit, 170/200/250 MSPS 1.8 V A/D Converter
AD9211-200EB 制造商:AD 制造商全稱:Analog Devices 功能描述:10-Bit, 170/200/250 MSPS 1.8 V A/D Converter
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