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參數資料
| 型號： | AD9148-M5372-EBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 56/72頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL FOR AD9149, ADL5372 |
| 設計資源： | AD9148-M5372-EBZ Schematic AD9148-M5372-EBZ BOM AD9148-M5372-EBZ Gerber Files |
| 標準包裝： | 1 |
| 系列： | * |
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AD9148
Data Sheet
Rev. B | Page 6 of 72
INPUT/OUTPUT SIGNAL SPECIFICATIONS
TMIN to TMAX, AVDD33 = 3.3 V, IOVDD = 3.3 V, DVDD18 = 1.8 V, CVDD18 = 1.8 V, IOUTFS = 20 mA, maximum sample rate, unless
otherwise noted. LVDS driver and receiver are compliant to the IEEE-1596 reduced range link, unless otherwise noted.
Table 2.
Parameter
Min
Typ
Max
Unit
CMOS INPUT LOGIC LEVEL (SCLK, SDIO, CS, RESET, TMS, TDI, TCK)
Input VIN Logic High (IOVDD = 1.8 V)
1.2
V
Input VIN Logic High (IOVDD = 3.3 V)
2.0
V
Input VIN Logic Low (IOVDD = 1.8 V)
0.6
V
Input VIN Logic Low (IOVDD = 3.3 V)
0.8
V
CMOS OUTPUT LOGIC LEVEL (SDIO, SDO, IRQ, PLL_LOCK, TDO)
Output VOUT Logic High (IOVDD = 1.8 V)
1.4
V
Output VOUT Logic High (IOVDD = 3.3 V)
2.4
V
Output VOUT Logic Low (IOVDD = 1.8 V)
0.4
V
Output VOUT Logic Low (IOVDD = 3.3 V)
0.4
V
LVDS RECEIVER INPUTS (A[15:0]_x, B[15:0]_x, DCIA_x, DCIB_x)
Input Voltage Range, VIA or VIB
825
1575
mV
Input Differential Threshold, VIDTH
100
+100
mV
Input Differential Hysteresis, VIDTHH to VIDTHL
20
mV
Receiver Differential Input Impedance, RIN
80
120
Ω
1200
MSPS
LVDS RECEIVER INPUTS (FRAMEA_x, FRAMEB_x)
Input Voltage Range, VIA or VIB
825
1575
mV
DAC CLOCK INPUT (CLK_P, CLK_N)
Differential Peak-to-Peak Voltage
100
500
2000
mV
Common-Mode Voltage (Self-Biasing, AC-Coupled)
1.25
V
Maximum Clock Rate
1000
MSPS
REFERENCE CLOCK INPUT (REFCLK_x/SYNC_x)
Differential Peak-to-Peak Voltage
100
500
2000
mV
Common-Mode Voltage (Self-Biasing, AC-Coupled)
1.25
V
Maximum Clock Rate
500
MSPS
Minimum Clock Rate (PLL Enabled)
Loop Divider = /2
125
MSPS
Loop Divider = /4
62.5
MSPS
Loop Divider = /8
31.25
MSPS
Loop Divider = /16
15.625
MSPS
SERIAL PERIPHERAL INTERFACE
Maximum Clock Rate (SCLK)
40
MHz
Minimum Pulse Width High (tPWH)
12.5
ns
Minimum Pulse Width Low (tPWL)
12.5
ns
Set-Up Time, SDI to SCLK (tDS)
1.9
ns
Hold Time, SDI to SCLK (tDH)
0.2
ns
Data Valid, SDO to SCLK (tDV)
23
ns
Setup time, CS to SCLK (tDCSB)
1.4
ns
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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| AD9152BCPZ | 功能描述:16 Bit Digital to Analog Converter 2 56-LFCSP-WQ (8x8) 制造商:analog devices inc. 系列:TxDAC+? 包裝:托盤 零件狀態(tài):有效 位數:16 數模轉換器數:2 建立時間:- 輸出類型:Current - Unbuffered 差分輸出:是 數據接口:JESD204B 參考類型:內部 電壓 - 電源，模擬:3.13 V ~ 3.47 V 電壓 - 電源，數字:1.14 V ~ 1.26 V INL/DNL（LSB）:±10，±5 架構:電流源 工作溫度:-40°C ~ 85°C 封裝/外殼:56-WFQFN 裸焊盤，CSP 供應商器件封裝:56-LFCSP-WQ（8x8） 標準包裝:1 |
| AD9152BCPZRL | 功能描述:16 Bit Digital to Analog Converter 2 56-LFCSP-WQ (8x8) 制造商:analog devices inc. 系列:TxDAC+? 包裝:帶卷（TR） 零件狀態(tài):有效 位數:16 數模轉換器數:2 建立時間:- 輸出類型:Current - Unbuffered 差分輸出:是 數據接口:JESD204B 參考類型:內部 電壓 - 電源，模擬:3.13 V ~ 3.47 V 電壓 - 電源，數字:1.14 V ~ 1.26 V INL/DNL（LSB）:±10，±5 架構:電流源 工作溫度:-40°C ~ 85°C 封裝/外殼:56-WFQFN 裸焊盤，CSP 供應商器件封裝:56-LFCSP-WQ（8x8） 標準包裝:2,500 |
| AD9152-EBZ | 功能描述:AD9152 TxDAC+? Series 16 Bit 2.25G Samples Per Second Digital to Analog Converter (DAC) Evaluation Board 制造商:analog devices inc. 系列:TxDAC+? 零件狀態(tài):有效 DAC 數:2 位數:16 采樣率（每秒）:2.25G 數據接口:SPI 建立時間:- DAC 類型:電流 工作溫度:-40°C ~ 85°C 所含物品:板，線纜 使用的 IC/零件:AD9152 標準包裝:1 |
| AD9152-FMC-EBZ | 功能描述:AD9152 TxDAC+? Series 16 Bit 2.25G Samples Per Second Digital to Analog Converter (DAC) Evaluation Board 制造商:analog devices inc. 系列:TxDAC+? 零件狀態(tài):有效 DAC 數:2 位數:16 采樣率（每秒）:2.25G 數據接口:SPI 建立時間:- DAC 類型:電流 工作溫度:-40°C ~ 85°C 所含物品:板，線纜 使用的 IC/零件:AD9152 標準包裝:1 |
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