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參數(shù)資料
| 型號(hào)： | AD8327ARU-REEL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 14/20頁 |
| 文件大小： | 0K |
| 描述： | IC LN DVR CATV COARS-STP 20TSSOP |
| 產(chǎn)品變化通告： | AD8327 Discontinuation 28/Feb/2012 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 線路驅(qū)動(dòng)器，發(fā)射器 |
| 應(yīng)用： | 調(diào)制解調(diào)器，機(jī)頂盒 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-TSSOP |
| 包裝： | 標(biāo)準(zhǔn)包裝 |
| 其它名稱： | AD8327ARU-REELDKR |
REV. 0
–3–
AD8327
LOGIC INPUTS (TTL/CMOS-Compatible Logic)
Parameter
Min
Typ
Max
Unit
Logic “1” Voltage
2.1
5.0
V
Logic “0” Voltage
0
0.8
V
Logic “1” Current (VINH = 5 V) CLK, SDATA, DATEN
020
nA
Logic “0” Current (VINL = 0 V) CLK, SDATA, DATEN
–600
–100
nA
Logic “1” Current (VINH = 5 V) TXEN
50
190
A
Logic “0” Current (VINL = 0 V) TXEN
–250
–30
A
Logic “1” Current (VINH = 5 V) SLEEP
50
190
A
Logic “0” Current (VINL = 0 V) SLEEP
–250
–30
A
TIMING REQUIREMENTS
Parameter
Min
Typ
Max
Unit
Clock Pulsewidth (tWH)
16.0
ns
Clock Period (tC)
32.0
ns
Setup Time SDATA vs. Clock (tDS)
5.0
ns
Setup Time
DATEN vs. Clock (t
ES)
15.0
ns
Hold Time SDATA vs. Clock (tDH)
5.0
ns
Hold Time
DATEN vs. Clock (t
EH)
3.0
ns
Input Rise and Fall Times, SDATA,
DATEN, Clock (t
R, tF)10
ns
t
ES
VALID DATA WORD G1
MSB. . . .LSB
GAIN TRANSFER (G1)
t
DS
t
EH
8 CLOCK
CYCLES
GAIN TRANSFER (G2)
t
OFF
t
GS
ANALOG
OUTPUT
SIGNAL AMPLITUDE (p-p)
TXEN
CLK
SDATA
DATEN
t
ON
tC
t
WH
VALID DATA WORD G2
Figure 2. Serial Interface Timing
VALID DATA BIT
MSB
MSB-1
MSB-2
t
DS
t
DH
SDATA
CLK
Figure 3. SDATA Timing
(Full Temperature Range, VCC = 5 V, tR = tF = 4 ns, fCLK = 8 MHz unless otherwise noted.)
(
DATEN, CLK, SDATA, TXEN, SLEEP, V
CC = 5 V: Full Temperature Range)
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PDF描述 |
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