參數(shù)資料
| 型號： | AD7734BRU |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 29/32頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC 24BIT 4-CH 28-TSSOP |
| 標準包裝： | 1 |
| 位數(shù)： | 24 |
| 采樣率（每秒）： | 15.4k |
| 數(shù)據(jù)接口： | DSP，MICROWIRE?，QSPI?，串行，SPI? |
| 轉換器數(shù)目： | 1 |
| 功率耗散（最大）： | 100mW |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 28-TSSOP |
| 包裝： | 管件 |
| 輸入數(shù)目和類型： | 4 個單端，單極；4 個單端，雙極 |
| 配用： | EVAL-AD7734EBZ-ND - BOARD EVALUATION FOR AD7734 |
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AD7734
Data Sheet
Rev. A | Page 6 of 32
TIMING SPECIFICATIONS
Table 2. (AVDD = 5 V ± 5%; DVDD = 2.7 V to 3.6 V, or 5 V ± 5%; Input Logic 0 = 0 V; Logic 1 = DVDD; unless otherwise noted.)1
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
Master Clock Range
1
6.144
MHz
t
1
50
ns
SYNC Pulsewidth
t
2
500
ns
RESET Pulsewidth
Read Operation
t
4
0
ns
CS Falling Edge to SCLK Falling Edge Setup Time
t
5
SCLK Falling Edge to Data Valid Delay
0
60
ns
DV
DD of 4.75 V to 5.25 V
0
80
ns
DV
DD of 2.7 V to 3.3 V
t
CS Falling Edge to Data Valid Delay
0
60
ns
DV
DD of 4.75 V to 5.25 V
0
80
ns
DV
DD of 2.7 V to 3.3 V
t
6
50
ns
SCLK High Pulsewidth
t
7
50
ns
SCLK Low Pulsewidth
t
8
0
ns
CS Rising Edge after SCLK Rising Edge Hold Time
t
9
10
80
ns
Bus Relinquish Time after SCLK Rising Edge
Write Operation
t
11
0
ns
CS Falling Edge to SCLK Falling Edge Setup
t
12
30
ns
Data Valid to SCLK Rising Edge Setup Time
t
13
25
ns
Data Valid after SCLK Rising Edge Hold Time
t
14
50
ns
SCLK High Pulsewidth
t
15
50
ns
SCLK Low Pulsewidth
t
16
0
ns
CS Rising Edge after SCLK Rising Edge Hold Time
1 Sample tested during initial release to ensure compliance. All input signals are specified with tr = tf = 5 ns (10% to 90% of DV
DD) and timed from a voltage level of
1.6 V. See Figure 2 and Figure 3.
2 These numbers are measured with the load circuit of Figure 4 and defined as the time required for the output to cross the V
OL or VOH limits.
3 This specification is relevant only if CS goes low while SCLK is low.
4 These numbers are derived from the measured time taken by the data output to change 0.5 V when loaded with the circuit of Figure 4. The measured number is then
extrapolated back to remove effects of charging or discharging the 50 pF capacitor. This means that the times quoted in the Timing Characteristics are the true bus
relinquish times of the part and as such are independent of external bus loading capacitances.
相關PDF資料 |
PDF描述 |
|---|---|
| AD7738BRU | IC ADC 24BIT 8-CH 28-TSSOP |
| AD7739BRU | IC ADC 24BIT 8-CH 24-TSSOP |
| AD7760BSVZ-REEL | IC ADC 24BIT 2.5MSPS 64TQFP |
| AD7762BSVZ-REEL | IC ADC 24BIT 625KSPS 64TQFP |
| AD7763BSVZ | IC ADC 24BIT SRL 625KSPS 64TQFP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AD7734BRU-REEL | 制造商:Analog Devices 功能描述:ADC Single Delta-Sigma 3.05Msps 24-bit Serial 28-Pin TSSOP T/R 制造商:Analog Devices 功能描述:ADC SGL DELTA-SIGMA 15.437KSPS 24BIT SERL 28TSSOP - Tape and Reel |
| AD7734BRU-REEL7 | 制造商:Analog Devices 功能描述:ADC Single Delta-Sigma 3.05Msps 24-bit Serial 28-Pin TSSOP T/R 制造商:Analog Devices 功能描述:ADC SGL DELTA-SIGMA 15.437KSPS 24BIT SERL 28TSSOP - Tape and Reel |
| AD7734BRUZ | 功能描述:IC ADC 24BIT 4-CH 28-TSSOP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉換器 系列:- 其它有關文件:TSA1204 View All Specifications 標準包裝:1 系列:- 位數(shù):12 采樣率（每秒）:20M 數(shù)據(jù)接口:并聯(lián) 轉換器數(shù)目:2 功率耗散（最大）:155mW 電壓電源:模擬和數(shù)字 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-TQFP 供應商設備封裝:48-TQFP（7x7） 包裝:Digi-Reel® 輸入數(shù)目和類型:4 個單端，單極；2 個差分，單極 產品目錄頁面:1156 (CN2011-ZH PDF) 其它名稱:497-5435-6 |
| AD7734BRUZ | 制造商:Analog Devices 功能描述:IC 24BIT ADC SMD 7734 TSSOP28 |
| AD7734BRUZ-REEL | 功能描述:IC ADC 24BIT 4CH SIG-DEL 28TSSOP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉換器 系列:- 標準包裝:1,000 系列:- 位數(shù):12 采樣率（每秒）:300k 數(shù)據(jù)接口:并聯(lián) 轉換器數(shù)目:1 功率耗散（最大）:75mW 電壓電源:單電源 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:24-SOIC（0.295"，7.50mm 寬） 供應商設備封裝:24-SOIC 包裝:帶卷 (TR) 輸入數(shù)目和類型:1 個單端，單極；1 個單端，雙極 |
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