VDD = 4.5 V to 5.5 V, VIO = 1.8 V to VDD, all specifications T
參數(shù)資料
型號： AD7689BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 30/32頁
文件大小： 0K
描述： IC ADC 16BIT 250KSPS 8CH 20LFCSP
產(chǎn)品培訓(xùn)模塊： Power Line Monitoring
Motor Control
產(chǎn)品變化通告： Startup Circuitry Design Improvement Change 15/April/2009
標(biāo)準(zhǔn)包裝： 1
系列： PulSAR®
位數(shù)： 16
采樣率（每秒）： 250k
數(shù)據(jù)接口： DSP，MICROWIRE?，QSPI?，串行，SPI?
轉(zhuǎn)換器數(shù)目： 1
功率耗散（最大）： 21mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 20-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 20-LFCSP-VQ
包裝： 托盤
輸入數(shù)目和類型： 8 個(gè)單端，單極；4 個(gè)差分，雙極；4 個(gè)偽差分，雙極
產(chǎn)品目錄頁面： 778 (CN2011-ZH PDF)
Data Sheet
AD7682/AD7689
Rev. D | Page 7 of 32
TIMING SPECIFICATIONS
VDD = 4.5 V to 5.5 V, VIO = 1.8 V to VDD, all specifications TMIN to TMAX, unless otherwise noted.
Table 4.
Parameter1
Symbol
Min
Typ
Max
Unit
Conversion Time: CNV Rising Edge to Data Available
tCONV
2.2
μs
Acquisition Time
tACQ
1.8
μs
Time Between Conversions
tCYC
4.0
μs
Data Write/Read During Conversion
tDATA
1.2
μs
CNV Pulse Width
tCNVH
10
ns
SCK Period
tSCK
tDSDO + 2
ns
SCK Low Time
tSCKL
11
ns
SCK High Time
tSCKH
11
ns
SCK Falling Edge to Data Remains Valid
tHSDO
4
ns
SCK Falling Edge to Data Valid Delay
tDSDO
VIO Above 2.7 V
18
ns
VIO Above 2.3 V
23
ns
VIO Above 1.8 V
28
ns
CNV Low to SDO D15 MSB Valid
tEN
VIO Above 2.7 V
18
ns
VIO Above 2.3 V
22
ns
VIO Above 1.8 V
25
ns
CNV High or Last SCK Falling Edge to SDO High Impedance
tDIS
32
ns
CNV Low to SCK Rising Edge
tCLSCK
10
ns
DIN Valid Setup Time from SCK Rising Edge
tSDIN
5
ns
DIN Valid Hold Time from SCK Rising Edge
tHDIN
5
ns
1 See
for load conditions.
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AD768ACHIPS 制造商:AD 制造商全稱:Analog Devices 功能描述:16-Bit, 30 MSPS D/A Converter
AD768AF/QMLR 制造商:Analog Devices 功能描述:
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