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參數(shù)資料
| 型號： | AD7634BSTZRL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 29/32頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC 18BIT DIFF BIPO 48-LQFP |
| 標準包裝： | 2,000 |
| 系列： | PulSAR® |
| 位數(shù)： | 18 |
| 采樣率（每秒）： | 670k |
| 數(shù)據(jù)接口： | 串行，并聯(lián) |
| 轉換器數(shù)目： | 1 |
| 功率耗散（最大）： | 225mW |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-LQFP |
| 供應商設備封裝： | 48-LQFP（7x7） |
| 包裝： | 帶卷 (TR) |
| 輸入數(shù)目和類型： | 1 個差分，單極；1 個差分，雙極 |
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AD7634
Data Sheet
Rev. B | Page 6 of 32
Parameter
Symbol
Min
Typ
Max
Unit
SLAVE SERIAL/SERIAL CONFIGURATION INTERFACE MODES2
(See Figure 44, Figure 45, and Figure 47)
External SDCLK, SCCLK Setup Time
t31
5
ns
External SDCLK Active Edge to SDOUT Delay
t32
2
18
ns
SDIN/SCIN Setup Time
t33
5
ns
SDIN/SCIN Hold Time
t34
5
ns
External SDCLK/SCCLK Period
t35
25
ns
External SDCLK/SCCLK High
t36
10
ns
External SDCLK/SCCLK Low
t37
10
ns
1 In warp mode only, the time between conversions is 1 ms; otherwise, there is no required maximum time.
2 In serial interface modes, the SDSYNC, SDSCLK, and SDOUT timings are defined with a maximum load CL of 10 pF; otherwise, the load is 60 pF maximum.
3 In serial master read during convert mode. See Table 4 for serial master read after convert mode.
Table 4. Serial Clock Timings in Master Read After Convert Mode
DIVSCLK[1]
0
1
DIVSCLK[0]
Symbol
0
1
0
1
Unit
SYNC to SDCLK First Edge Delay Minimum
t18
3
20
ns
Internal SDCLK Period Minimum
t19
30
60
120
240
ns
Internal SDCLK Period Maximum
t19
45
90
180
360
ns
Internal SDCLK High Minimum
t20
15
30
60
120
ns
Internal SDCLK Low Minimum
t21
10
25
55
115
ns
SDOUT Valid Setup Time Minimum
t22
4
20
ns
SDOUT Valid Hold Time Minimum
t23
5
8
35
90
ns
SDCLK Last Edge to SYNC Delay Minimum
t24
5
7
35
90
ns
BUSY High Width Maximum
t28
Warp Mode
1.98
2.78
4.34
7.46
μs
Normal Mode
2.23
3.03
4.59
7.71
μs
Impulse Mode
2.48
3.28
4.84
7.96
μs
NOTES
1. IN SERIAL INTERFACE MODES, THE SYNC, SDCLK,
AND SDOUT ARE DEFINED WITH A MAXIMUM LOAD
CL OF 10pF; OTHERWISE, THE LOAD IS 60pF MAXIMUM.
1.6mA
IOL
500A
IOH
1.4V
TO OUTPUT
PIN
CL
60pF
0
64
06
-0
02
Figure 2. Load Circuit for Digital Interface Timing,
SDOUT, SYNC, and SDCLK Outputs, CL = 10 pF
0.8V
2V
0.8V
2V
tDELAY
06
40
6
-00
3
Figure 3. Voltage Reference Levels for Timing
相關PDF資料 |
PDF描述 |
|---|---|
| VE-2N1-IW-F4 | CONVERTER MOD DC/DC 12V 100W |
| IDT72V245L20TF8 | IC FIFO SYNC 4096X18 20NS 64QFP |
| AD7634BCPZRL | IC ADC 18BIT DIFF BIPO 48-LFCSP |
| D38999/26WD15PC | CONN PLUG 15POS STRAIGHT W/PINS |
| IDT72V235L15TF8 | IC FIFO SYNC 2048X18 15NS 64QFP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AD7641 | 制造商:AD 制造商全稱:Analog Devices 功能描述:16-Bit, 750 kSPS, Unipolar/Bipolar Programmable Input PulSAR ADC |
| AD7641ACP | 制造商:Analog Devices 功能描述:ADC SGL SAR 2MSPS 18BIT PARALLEL/SERL 48LFCSP - Trays |
| AD7641ACPRL | 制造商:Analog Devices 功能描述:ADC SGL SAR 2MSPS 18BIT PARALLEL/SERL 48LFCSP - Tape and Reel |
| AD7641AST | 制造商:Analog Devices 功能描述:ADC SGL SAR 2MSPS 18BIT PARALLEL/SERL 48LQFP - Bulk |
| AD7641ASTRL | 制造商:Analog Devices 功能描述:ADC SGL SAR 2MSPS 18BIT PARALLEL/SERL 48LQFP - Tape and Reel |
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