All input signals are specified with tR = t
參數(shù)資料
型號(hào)： AD5680BRJZ-1500RL7
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 15/20頁(yè)
文件大小： 0K
描述： IC DAC 18BIT 5V SOT23-8
產(chǎn)品培訓(xùn)模塊： Data Converter Fundamentals
DAC Architectures
標(biāo)準(zhǔn)包裝： 1
系列： nanoDAC™
設(shè)置時(shí)間： 80µs
位數(shù)： 18
數(shù)據(jù)接口： DSP，MICROWIRE?，QSPI?，串行，SPI?
轉(zhuǎn)換器數(shù)目： 1
電壓電源： 單電源
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： SOT-23-8
供應(yīng)商設(shè)備封裝： SOT-23-8
包裝： 標(biāo)準(zhǔn)包裝
輸出數(shù)目和類型： 1 電壓，單極
配用： EVAL-AD5680EBZ-ND - BOARD EVAL FOR AD5680
其它名稱： AD5680BRJZ-1500RL7DKR
AD5680
Data Sheet
TIMING CHARACTERISTICS
All input signals are specified with tR = tF = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2. See Figure 2.
VDD = 4.5 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted.
Table 2.
Limit at T
MIN, TMAX
Parameter
V
DD = 4.5 V to 5.5 V
Unit
Conditions/Comments
t
1
33
ns min
SCLK cycle time
t
2
13
ns min
SCLK high time
t
3
13
ns min
SCLK low time
t
4
13
ns min
SYNC to SCLK falling edge setup time
t
5
ns min
Data setup time
t
6
4.5
ns min
Data hold time
t
7
0
ns min
SCLK falling edge to SYNC rising edge
t
8
33
ns min
Minimum SYNC high time
t
9
13
ns min
SYNC rising edge to SCLK fall ignore
t
10
0
ns min
SCLK falling edge to SYNC fall ignore
1 Maximum SCLK frequency is 30 MHz at V
DD = 4.5 V to 5.5 V.
DIN
SYNC
SCLK
DB23
DB0
t9
t10
t4
t3
t2
t7
t6
t5
t1
t8
05854-
002
Figure 2. Serial Write Operation
Rev. B | Page 4 of 20
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PDF描述
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