All input signals are specified with t
參數(shù)資料
型號: AD5451YUJZ-REEL7
廠商: Analog Devices Inc
文件頁數(shù): 24/28頁
文件大小: 0K
描述: IC DAC 10BIT MULT 50MHZ TSOT23-8
產品培訓模塊: Data Converter Fundamentals
DAC Architectures
設計資源: Unipolar, Precision DC Digital-to-Analog Conversion using AD5450/1/2/3 8-14-Bit DACs (CN0052)
Precision, Bipolar, Configuration for AD5450/1/2/3 8-14bit Multiplying DACs (CN0053)
AC Signal Processing Using AD5450/1/2/3 Current Output DACs (CN0054)
Programmable Gain Element Using AD5450/1/2/3 Current Output DAC Family (CN0055)
標準包裝: 1
位數(shù): 10
數(shù)據(jù)接口: DSP,MICROWIRE?,QSPI?,串行,SPI?
轉換器數(shù)目: 1
電壓電源: 單電源
工作溫度: -40°C ~ 125°C
安裝類型: 表面貼裝
封裝/外殼: SOT-23-8 薄型,TSOT-23-8
供應商設備封裝: TSOT-23-8
包裝: 標準包裝
輸出數(shù)目和類型: 1 電流,單極;1 電流,雙極
采樣率(每秒): 2.7M
產品目錄頁面: 782 (CN2011-ZH PDF)
其它名稱: AD5451YUJZ-REEL7DKR
Data Sheet
AD5450/AD5451/AD5452/AD5453
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TIMING CHARACTERISTICS
All input signals are specified with tR = tF = 1 ns (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2. VDD = 2.5 V to 5.5 V,
VREF = 10 V, temperature range for Y version: 40°C to +125°C. All specifications TMIN to TMAX, unless otherwise noted.
Table 2.
Parameter1
VDD = 2.5 V to 5.5 V
Unit
Description
fSCLK
50
MHz max
Maximum clock frequency
t1
20
ns min
SCLK cycle time
t2
8
ns min
SCLK high time
t3
8
ns min
SCLK low time
t4
8
ns min
SYNC falling edge to SCLK active edge setup time
t5
5
ns min
Data setup time
t6
4.5
ns min
Data hold time
t7
5
ns min
SYNC rising edge to SCLK active edge
t8
30
ns min
Minimum SYNC high time
Update Rate
2.7
MSPS
Consists of cycle time, SYNC high time, data setup, and
output voltage settling time
1
Guaranteed by design and characterization, not subject to production test.
04587-002
SCLK
SYNC
DIN
DB15
DB0
t7
t3
t2
t6
t5
t4
t8
t1
Figure 2. Timing Diagram
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PDF描述
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AD5452YRM-REEL7 制造商:Analog Devices 功能描述:DAC 1CH R-2R 12-BIT 8MSOP - Tape and Reel