SPECIFICATIONS (continued) GROUP DELAY Chip Mode Group Delay Calculation
參數(shù)資料
型號(hào)： AD1955ARSZRL
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 19/24頁(yè)
文件大?。?/td> 0K
描述： IC DAC AUDIO 16-24BIT 28SSOP
產(chǎn)品培訓(xùn)模塊： Data Converter Fundamentals
DAC Architectures
標(biāo)準(zhǔn)包裝： 1,500
位數(shù)： 16，24
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 2
電壓電源： 模擬和數(shù)字
功率耗散（最大）： 210mW
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 28-SSOP（0.209"，5.30mm 寬）
供應(yīng)商設(shè)備封裝： 28-SSOP
包裝： 帶卷 (TR)
輸出數(shù)目和類(lèi)型： 4 電流，單極
采樣率（每秒）： 192k
配用： EVAL-AD1955EBZ-ND - BOARD EVAL FOR AD1955
REV. 0
–4–
AD1955
SPECIFICATIONS (continued)
GROUP DELAY
Chip Mode
Group Delay Calculation
fS (kHz)
Group Delay
Unit
INT8
Mode
5553/(128
fS)48
903.8
s
INT4
Mode
5601/(64
fS)96
911.6
s
INT2
Mode
5659/(32
fS)
192
921
s
Specifications subject to change without notice.
DIGITAL TIMING (Guaranteed over –40 C to +85 C, AVDD = DVDD = 5.0 V 10%.)
Parameter
Description
Min
Unit
tDMP
MCLK Period (FMCLK = 256
FLRCLK)50
ns
tDML
MCLK LO Pulsewidth (All Modes)
0.4
tDMP
ns
tDMH
MCLK HI Pulsewidth (All Modes)
0.4
tDMP
ns
tDBH
BCLK/EF_BCLK High
20
ns
tDBL
BCLK/EF_BCLK Low
20
ns
tDBP
BCLK/EF_BCLK Period
60
ns
tDLS
LRCLK/EF_WCLK Setup
0
ns
tDLH
LRCLK Hold (DSP Serial Port Mode Only)
15
ns
tDWH
EF_WCLK High
20
ns
tDWL
EF_WCLK Low
20
ns
tDDS
SDATA/EF_LDATA/EF_RDATA Setup
0
ns
tDDH
SDATA/EF_LDATA/EF_RDATA Hold
20
ns
tDPHS
DSD_PHASE Setup
20
ns
tDSDS
DSD_DATA Setup
5
ns
tDSDH
DSD_DATA Hold
5
ns
tDSKP
DSD_SCLK Period
60
ns
tDSKH
DSD_SCLK High
20
ns
tDSKL
DSD_SCLK Low
20
ns
tDMP
CCLK Period
50
ns
tDML
CCLK LO Pulsewidth
15
ns
tDMH
CCLK HI Pulsewidth
10
ns
tCLS
CLATCH Setup
0
ns
tCLH
CLATCH Hold
15
ns
tCDS
CDATA Setup
0
ns
tCDH
CDATA Hold
5
ns
tRSTL
RST LO Pulsewidth
10
ns
Specifications subject to change without notice.
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PDF描述
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