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參數(shù)資料
| 型號： | AD1934YSTZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 26/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DAC 8CH W/ON-CHIP PLL 48LQFP |
| 產(chǎn)品培訓(xùn)模塊： | Data Converter Fundamentals DAC Architectures |
| 標準包裝： | 1 |
| 位數(shù)： | 24 |
| 數(shù)據(jù)接口： | 串行，SPI? |
| 轉(zhuǎn)換器數(shù)目： | 8 |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-LQFP |
| 供應(yīng)商設(shè)備封裝： | 48-LQFP（7x7） |
| 包裝： | 托盤 |
| 輸出數(shù)目和類型： | 8 電壓，單極 |
| 采樣率（每秒）： | 192k |
| 產(chǎn)品目錄頁面： | 781 (CN2011-ZH PDF) |
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Data Sheet
AD1934
Rev. D | Page 7 of 28
Parameter
Condition
Comments
Min
Max
Unit
DAC SERIAL PORT
tDBH
DBCLK high
Slave mode
10
ns
tDBL
DBCLK low
Slave mode
10
ns
tDLS
DLRCLK setup
To DBCLK rising, slave mode
10
ns
tDLH
DLRCLK hold
From DBCLK rising, slave mode
5
ns
tDLS
DLRCLK skew
From DBCLK falling, master mode
8
+8
ns
tDDS
DSDATA setup
To DBCLK rising
10
ns
tDDH
DSDATA hold
From DBCLK rising
5
ns
AUXTDM SERIAL PORT
tABH
AUXTDMBCLK high
Slave mode
10
ns
tABL
AUXTDMBCLK low
Slave mode
10
ns
tALS
AUXTDMLRCLK setup
To AUXTDMBCLK rising, slave mode
10
ns
tALH
AUXTDMLRCLK hold
From AUXTDMBCLK rising, slave mode
5
ns
tALS
AUXTDMLRCLK skew
From AUXTDMBCLK falling, master mode
8
+8
ns
tDDS
DSDATA setup
To AUXTDMBCLK, not shown in Figure 17
10
ns
tDDH
DSDATA hold
From AUXTDMBCLK rising, not shown in
5
ns
AUXILIARY INTERFACE
tDXDD
AUXDATA delay
From AUXBCLK falling
18
ns
tXBH
AUXBCLK high
10
ns
tXBL
AUXBCLK low
10
ns
tDLS
AUXLRCLK setup
To AUXBCLK rising
10
ns
tDLH
AUXLRCLK hold
From AUXBCLK rising
5
ns
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