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參數(shù)資料
| 型號： | AD1934WBSTZ-RL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 25/28頁 |
| 文件大小： | 0K |
| 描述： | IC DAC 8CH W/ON-CHIP PLL 48LQFP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 位數(shù)： | 24 |
| 數(shù)據(jù)接口： | 串行，SPI? |
| 轉(zhuǎn)換器數(shù)目： | 8 |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-LQFP |
| 供應(yīng)商設(shè)備封裝： | 48-LQFP（7x7） |
| 包裝： | 帶卷 (TR) |
| 輸出數(shù)目和類型： | 8 電壓，單極 |
| 采樣率（每秒）： | * |
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AD1934
Data Sheet
Rev. D | Page 6 of 28
DIGITAL FILTERS
Table 6.
Parameter
Mode
Factor
Min
Typ
Max
Unit
DAC INTERPOLATION FILTER
Pass Band
48 kHz mode, typ @ 48 kHz
0.4535 fS
22
kHz
96 kHz mode, typ @ 96 kHz
0.3646 fS
35
kHz
192 kHz mode, typ @ 192 kHz
0.3646 fS
70
kHz
Pass-Band Ripple
48 kHz mode, typ @ 48 kHz
±0.01
dB
96 kHz mode, typ @ 96 kHz
±0.05
dB
192 kHz mode, typ @ 192 kHz
±0.1
dB
Transition Band
48 kHz mode, typ @ 48 kHz
0.5 fS
24
kHz
96 kHz mode, typ @ 96 kHz
0.5 fS
48
kHz
192 kHz mode, typ @ 192 kHz
0.5 fS
96
kHz
Stop Band
48 kHz mode, typ @ 48 kHz
0.5465 fS
26
kHz
96 kHz mode, typ @ 96 kHz
0.6354 fS
61
kHz
192 kHz mode, typ @ 192 kHz
0.6354 fS
122
kHz
Stop-Band Attenuation
48 kHz mode, typ @ 48 kHz
70
dB
96 kHz mode, typ @ 96 kHz
70
dB
192 kHz mode, typ @ 192 kHz
70
dB
Group Delay
48 kHz mode, typ @ 48 kHz
25/fS
521
s
96 kHz mode, typ @ 96 kHz
11/fS
115
s
192 kHz mode, typ @ 192 kHz
8/fS
42
s
TIMING SPECIFICATIONS
40°C < TC < 125°C, DVDD = 3.3 V ± 10%.
Table 7.
Parameter
Condition
Comments
Min
Max
Unit
INPUT MASTER CLOCK (MCLK) AND RESET
tMH
MCLK duty cycle
DAC clock source = PLL clock @ 256 fS,
384 fS, 512 fS, 768 fS
40
60
%
tMH
DAC clock source = direct MCLK @ 512 fS
(bypass on-chip PLL)
40
60
%
fMCLK
MCLK frequency
PLL mode, 256 fS reference
6.9
13.8
MHz
fMCLK
Direct 512 fS mode
27.6
MHz
tPDR
RST low
15
ns
tPDRR
RST recovery
Reset to active output
4096
tMCLK
PLL
Lock Time
MCLK and LRCLK input
10
ms
256 fS VCO Clock, Output Duty Cycle
MCLKO Pin
40
60
%
SPI PORT
tCCH
CCLK high
35
ns
tCCL
CCLK low
35
ns
fCCLK
CCLK frequency
10
MHz
tCDS
CDATA setup
To CCLK rising
10
ns
tCDH
CDATA hold
From CCLK rising
10
ns
tCLS
CLATCH setup
To CCLK rising
10
ns
tCLH
CLATCH hold
From CCLK rising
10
ns
tCLHIGH
CLATCH high
Not shown in Figure 9
10
ns
tCOE
COUT enable
From CCLK falling
30
ns
tCOD
COUT delay
From CCLK falling
30
ns
tCOH
COUT hold
From CCLK falling, not shown in Figure 9
30
ns
tCOTS
COUT tri-state
From CCLK falling
30
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AD1937WBSTZ | IC CODEC 4/ADC DIFF OUT 64-LQFP |
| AD1938WBSTZ | IC CODEC 24BIT 4ADC/8DAC 48LQFP |
| AD1939WBSTZ-RL | AUDIO CODEC W/ON CHIP 4ADC 8DAC |
| AD1953YSTZ | IC DSP DAC AUDIO3CH/26BIT 48LQFP |
| AD1954YSTZRL | IC DAC AUDIO 3CHAN 26BIT 48LQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD1934YSTZ | 功能描述:IC DAC 8CH W/ON-CHIP PLL 48LQFP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉(zhuǎn)換器 系列:- 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標(biāo)準(zhǔn)包裝:50 系列:- 設(shè)置時間:4µs 位數(shù):12 數(shù)據(jù)接口:串行 轉(zhuǎn)換器數(shù)目:2 電壓電源:單電源 功率耗散（最大）:- 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:8-TSSOP，8-MSOP（0.118"，3.00mm 寬） 供應(yīng)商設(shè)備封裝:8-uMAX 包裝:管件 輸出數(shù)目和類型:2 電壓，單極 采樣率（每秒）:* 產(chǎn)品目錄頁面:1398 (CN2011-ZH PDF) |
| AD1934YSTZ-RL | 制造商:Rochester Electronics LLC 功能描述: 制造商:Analog Devices 功能描述: |
| AD1935 | 制造商:AD 制造商全稱:Analog Devices 功能描述:4 ADC/8 DAC with PLL, 192 kHz, 24 Bit CODEC |
| AD1935XSTZ | 制造商:AD 制造商全稱:Analog Devices 功能描述:4 ADC/8 DAC with PLL, 192 kHz, 24 Bit CODEC |
| AD1935XSTZRL | 制造商:AD 制造商全稱:Analog Devices 功能描述:4 ADC/8 DAC with PLL, 192 kHz, 24 Bit CODEC |
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