Table 2-14 A54SX08A Timing Characteristics (Worst-Case Commercial Conditi" />
參數(shù)資料
型號(hào)： A54SX08A-TQG144
廠商： Microsemi SoC
文件頁(yè)數(shù)： 41/108頁(yè)
文件大小： 0K
描述： IC FPGA 130I/O 144TQFP
標(biāo)準(zhǔn)包裝： 60
系列： SX-A
LAB/CLB數(shù)： 768
輸入/輸出數(shù)： 113
門(mén)數(shù)： 12000
電源電壓： 2.25 V ~ 5.25 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
其它名稱(chēng)： 1100-1065
SX-A Family FPGAs
2- 18
v5.3
Timing Characteristics
Table 2-14 A54SX08A Timing Characteristics
(Worst-Case Commercial Conditions, VCCA = 2.25 V, VCCI = 3.0 V, TJ = 70°C)
Parameter
Description
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max.
Min.
Max.
Min. Max.
C-Cell Propagation Delays1
tPD
Internal Array Module
0.9
1.1
1.2
1.7
ns
Predicted Routing Delays2
tDC
FO = 1 Routing Delay, Direct Connect
0.1
ns
tFC
FO = 1 Routing Delay, Fast Connect
0.3
0.4
0.6
ns
tRD1
FO = 1 Routing Delay
0.3
0.4
0.5
0.6
ns
tRD2
FO = 2 Routing Delay
0.5
0.6
0.8
ns
tRD3
FO = 3 Routing Delay
0.6
0.7
0.8
1.1
ns
tRD4
FO = 4 Routing Delay
0.8
0.9
1
1.4
ns
tRD8
FO = 8 Routing Delay
1.4
1.5
1.8
2.5
ns
tRD12
FO = 12 Routing Delay
2
2.2
2.6
3.6
ns
R-Cell Timing
tRCO
Sequential Clock-to-Q
0.7
0.8
0.9
1.3
ns
tCLR
Asynchronous Clear-to-Q
0.6
0.8
1.0
ns
tPRESET
Asynchronous Preset-to-Q
0.7
0.9
1.2
ns
tSUD
Flip-Flop Data Input Set-Up
0.7
0.8
0.9
1.2
ns
tHD
Flip-Flop Data Input Hold
0.0
ns
tWASYN
Asynchronous Pulse Width
1.4
1.5
1.8
2.5
ns
tRECASYN
Asynchronous Recovery Time
0.4
0.5
0.7
ns
tHASYN
Asynchronous Hold Time
0.3
0.4
0.6
ns
tMPW
Clock Pulse Width
1.6
1.8
2.1
2.9
ns
Input Module Propagation Delays
tINYH
Input Data Pad to Y High 2.5 V LVCMOS
0.8
0.9
1.0
1.4
ns
tINYL
Input Data Pad to Y Low 2.5 V LVCMOS
1.0
1.2
1.4
1.9
ns
tINYH
Input Data Pad to Y High 3.3 V PCI
0.6
0.7
1.0
ns
tINYL
Input Data Pad to Y Low 3.3 V PCI
0.7
0.8
0.9
1.3
ns
tINYH
Input Data Pad to Y High 3.3 V LVTTL
0.7
0.9
1.2
ns
tINYL
Input Data Pad to Y Low 3.3 V LVTTL
1.0
1.1
1.3
1.8
ns
Notes:
1. For dual-module macros, use tPD + tRD1 + tPDn , tRCO + tRD1 + tPDn , or tPD1 + tRD1 + tSUD , whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
相關(guān)PDF資料
PDF描述
VI-25Y-CU-F4 CONVERTER MOD DC/DC 3.3V 132W
RSM36DTBD-S189 CONN EDGECARD 72POS R/A .156 SLD
TAJD227M010HNJ CAP TANT 220UF 10V 20% 2917
RMM36DTBD-S189 CONN EDGECARD 72POS R/A .156 SLD
MAX6697EP34+T IC TEMP MON 7CH PREC 20-QSOP
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
A54SX08A-TQG144A 功能描述:IC FPGA SX 12K GATES 144-TQFP RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:SX-A 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):36864 輸入/輸出數(shù):157 門(mén)數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
A54SX08A-TQG144I 功能描述:IC FPGA SX 12K GATES 144-TQFP RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:SX-A 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):36864 輸入/輸出數(shù):157 門(mén)數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
A54SX08A-TQG208 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:SX-A Family FPGAs
A54SX08A-TQG208A 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:SX-A Automotive Family FPGAs
A54SX08A-TQG208B 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:SX-A Family FPGAs
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。

采購(gòu)需求

(若只采購(gòu)一條型號(hào)，填寫(xiě)一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠商 批號(hào) 封裝
添加更多采購(gòu)

我的聯(lián)系方式

*
*
*