Revision 11 2-7 Table 2-9 Summary of I/O Output Buffer Power (per pin) – Default I/O Software S" />
參數(shù)資料
型號(hào)： A3PN125-Z2VQG100I
廠商： Microsemi SoC
文件頁數(shù)： 29/114頁
文件大小： 0K
描述： IC FPGA NANO 125K GATES 100-VQFP
標(biāo)準(zhǔn)包裝： 90
系列： ProASIC3 nano
RAM 位總計(jì)： 36864
輸入/輸出數(shù)： 71
門數(shù)： 125000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-VQFP（14x14）
ProASIC3 nano Flash FPGAs
Revision 11
2-7
Table 2-9 Summary of I/O Output Buffer Power (per pin) – Default I/O Software Settings1
CLOAD (pF) 2
VCCI (V)
Dynamic Power, PAC10 (W/MHz)3
Single-Ended
3.3 V LVTTL / 3.3 V LVCMOS
10
3.3
162.01
3.3 V LVCMOS wide range4
10
3.3
162.01
2.5 V LVCMOS
10
2.5
91.96
1.8 V LVCMOS
10
1.8
46.95
1.5 V LVCMOS (JESD8-11)
10
1.5
32.22
Notes:
1. Dynamic power consumption is given for standard load and software default drive strength and output
slew.
2. Values for A3PN020, A3PN015, and A3PN010. A3PN060, A3PN125, and A3PN250 correspond to a
default loading of 35 pF.
3. PAC10 is the total dynamic power measured on VCCI.
4. All LVCMOS3.3 V software macros support LVCMOS 3.3 V wide range as specified in the JESD8-B
specification.
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PDF描述
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參數(shù)描述
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A3PN125-ZVQG100 功能描述:IC FPGA NANO 125K GATES 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3 nano 標(biāo)準(zhǔn)包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計(jì):- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14）
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