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參數(shù)資料
| 型號(hào)： | A3PN125-Z1VQG100I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
| 封裝： | 14 X 14 MM, 1.20 MM HEIGHT, 0.50 MM PITCH, ROHS COMPLIANT, VQFP-100 |
| 文件頁(yè)數(shù)： | 79/100頁(yè) |
| 文件大小： | 3284K |
| 代理商： | A3PN125-Z1VQG100I |
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ProASIC3 nano Device Overview
1- 4
A d vance v0.6
Figure 1-2 ProASIC3 nano Architecture Overview with Three I/O Banks and No RAM (A3PN015 and A3PN020)
.
Figure 1-3 ProASIC3 nano Device Architecture Overview with Two I/O Banks (A3PN060 and A3PN125)
VersaTile
I/Os
User Nonvolatile FlashROM
Charge Pumps
Bank 1
Bank
2
Bank
0
Bank 1
CCC-GL
RAM Block
4,608-Bit Dual-Port
SRAM or FIFO Block
VersaTile
CCC
I/Os
ISP AES
Decryption
User Nonvolatile
FlashROM
Charge Pumps
Bank 0
Bank
1
Bank
1
Bank
0
Bank
0
Bank 1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A3PN125-Z1VQG100 | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
| A3PN125-Z2VQ100I | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
| A3PN125-Z2VQ100 | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
| A3PN125-Z2VQG100I | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
| A3PN125-Z2VQG100 | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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