參數(shù)資料
型號: A3PN060-ZFVQ100
元件分類: FPGA
英文描述: FPGA, 1536 CLBS, 60000 GATES, PQFP100
封裝: 14 X 14 MM, 1.20 MM HEIGHT, 0.50 MM PITCH, VQFP-100
文件頁數(shù): 48/92頁
文件大?。?/td> 3184K
代理商: A3PN060-ZFVQ100
ProASIC3 nano DC and Switching Characteristics
2- 38
Advance v0.2
Output Enable Register
Timing Characteristics
Figure 2-14 Output Enable Register Timing Diagram
50%
Preset
Clear
EOUT
CLK
D_Enable
Enable
tOESUE
50%
tOESUD tOEHD
50%
tOECLKQ
1
0
tOEHE
tOERECPRE
tOEREMPRE
tOERECCLR
tOEREMCLR
tOEWCLR
tOEWPRE
tOEPRE2Q
tOECLR2Q
tOECKMPWH tOECKMPWL
50%
Table 2-56 Output Enable Register Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–2
–1
Std. Units
tOECLKQ
Clock-to-Q of the Output Enable Register
0.44 0.51 0.59
ns
tOESUD
Data Setup Time for the Output Enable Register
0.31 0.36 0.42
ns
tOEHD
Data Hold Time for the Output Enable Register
0.00 0.00 0.00
ns
tOECLR2Q
Asynchronous Clear-to-Q of the Output Enable Register
0.67 0.76 0.89
ns
tOEPRE2Q
Asynchronous Preset-to-Q of the Output Enable Register
0.67 0.76 0.89
ns
tOEREMCLR
Asynchronous Clear Removal Time for the Output Enable Register
0.00 0.00 0.00
ns
tOERECCLR
Asynchronous Clear Recovery Time for the Output Enable Register
0.22 0.25 0.30
ns
tOEREMPRE
Asynchronous Preset Removal Time for the Output Enable Register
0.00 0.00 0.00
ns
tOERECPRE
Asynchronous Preset Recovery Time for the Output Enable Register
0.22 0.25 0.30
ns
tOEWCLR
Asynchronous Clear Minimum Pulse Width for the Output Enable Register 0.22 0.25 0.30
ns
tOEWPRE
Asynchronous Preset Minimum Pulse Width for the Output Enable Register 0.22 0.25 0.30
ns
tOECKMPWH Clock Minimum Pulse Width HIGH for the Output Enable Register
0.36 0.41 0.48
ns
tOECKMPWL Clock Minimum Pulse Width LOW for the Output Enable Register
0.32 0.37 0.43
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating
values.
相關(guān)PDF資料
PDF描述
A3PN060-ZFVQG100 FPGA, 1536 CLBS, 60000 GATES, PQFP100
A3PN125-FVQ100 FPGA, 3072 CLBS, 125000 GATES, PQFP100
A3PN125-FVQG100 FPGA, 3072 CLBS, 125000 GATES, PQFP100
A3PN125-ZFVQ100 FPGA, 3072 CLBS, 125000 GATES, PQFP100
A3PN125-ZFVQG100 FPGA, 3072 CLBS, 125000 GATES, PQFP100
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參數(shù)描述
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