Revision 11 2-47 Output DDR Module Figure 2-17 Output DDR Timing Model Table 2-63 Parameter Defin" />
參數資料
型號： A3PN030-Z1QNG48
廠商： Microsemi SoC
文件頁數： 73/114頁
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描述： IC FPGA NANO 30K GATES 48-QFN
標準包裝： 260
系列： ProASIC3 nano
輸入/輸出數： 34
門數： 30000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 48-VFQFN 裸露焊盤
供應商設備封裝： 48-QFN（6x6）
ProASIC3 nano Flash FPGAs
Revision 11
2-47
Output DDR Module
Figure 2-17 Output DDR Timing Model
Table 2-63 Parameter Definitions
Parameter Name
Parameter Definition
Measuring Nodes (from, to)
tDDROCLKQ
Clock-to-Out
B, E
tDDROCLR2Q
Asynchronous Clear-to-Out
C, E
tDDROREMCLR
Clear Removal
C, B
tDDRORECCLR
Clear Recovery
C, B
tDDROSUD1
Data Setup Data_F
A, B
tDDROSUD2
Data Setup Data_R
D, B
tDDROHD1
Data Hold Data_F
A, B
tDDROHD2
Data Hold Data_R
D, B
Data_F
(from core)
CLK
CLKBUF
Out
FF2
INBUF
CLR
DDR_OUT
Output DDR
FF1
0
1
X
A
B
D
E
C
B
OUTBUF
Data_R
(from core)
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