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參數(shù)資料
| 型號(hào)： | A3P1000L-1PQ208I |
| 廠商： | Microsemi SoC |
| 文件頁(yè)數(shù)： | 36/242頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1KB FLASH 1M 208-PQFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | ProASIC3L |
| RAM 位總計(jì)： | 147456 |
| 輸入/輸出數(shù)： | 154 |
| 門數(shù)： | 1000000 |
| 電源電壓： | 1.14V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
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ProASIC3L DC and Switching Characteristics
2-114
Revision 13
Timing Characteristics
1.5 V DC Core Voltage
1.2 V DC Core Voltage
Table 2-192 Output Enable Register Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–1
Std. Units
tOECLKQ
Clock-to-Q of the Output Enable Register
0.45 0.53
ns
tOESUD
Data Setup Time for the Output Enable Register
0.32 0.37
ns
tOEHD
Data Hold Time for the Output Enable Register
0.00 0.00
ns
tOESUE
Enable Setup Time for the Output Enable Register
0.44 0.52
ns
tOEHE
Enable Hold Time for the Output Enable Register
0.00 0.00
ns
tOECLR2Q
Asynchronous Clear-to-Q of the Output Enable Register
0.68 0.80
ns
tOEPRE2Q
Asynchronous Preset-to-Q of the Output Enable Register
0.68 0.80
ns
tOEREMCLR Asynchronous Clear Removal Time for the Output Enable Register
0.00 0.00
ns
tOERECCLR
Asynchronous Clear Recovery Time for the Output Enable Register
0.23 0.27
ns
tOEREMPRE Asynchronous Preset Removal Time for the Output Enable Register
0.00 0.00
ns
tOERECPRE Asynchronous Preset Recovery Time for the Output Enable Register
0.23 0.27
ns
tOEWCLR
Asynchronous Clear Minimum Pulse Width for the Output Enable Register
0.19 0.22
ns
tOEWPRE
Asynchronous Preset Minimum Pulse Width for the Output Enable Register
0.19 0.22
ns
tOECKMPWH Clock Minimum Pulse Width High for the Output Enable Register
0.31 0.36
ns
tOECKMPWL Clock Minimum Pulse Width Low for the Output Enable Register
0.28 0.32
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-7 for derating values.
Table 2-193 Output Enable Register Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.14 V
Parameter
Description
–1
Std. Units
tOECLKQ
Clock-to-Q of the Output Enable Register
0.59 0.70
ns
tOESUD
Data Setup Time for the Output Enable Register
0.42 0.49
ns
tOEHD
Data Hold Time for the Output Enable Register
0.00 0.00
ns
tOESUE
Enable Setup Time for the Output Enable Register
0.58 0.68
ns
tOEHE
Enable Hold Time for the Output Enable Register
0.00 0.00
ns
tOECLR2Q
Asynchronous Clear-to-Q of the Output Enable Register
0.89 1.04
ns
tOEPRE2Q
Asynchronous Preset-to-Q of the Output Enable Register
0.89 1.04
ns
tOEREMCLR Asynchronous Clear Removal Time for the Output Enable Register
0.00 0.00
ns
tOERECCLR
Asynchronous Clear Recovery Time for the Output Enable Register
0.30 0.35
ns
tOEREMPRE Asynchronous Preset Removal Time for the Output Enable Register
0.00 0.00
ns
tOERECPRE Asynchronous Preset Recovery Time for the Output Enable Register
0.30 0.35
ns
tOEWCLR
Asynchronous Clear Minimum Pulse Width for the Output Enable Register
0.19 0.22
ns
tOEWPRE
Asynchronous Preset Minimum Pulse Width for the Output Enable Register
0.19 0.22
ns
tOECKMPWH Clock Minimum Pulse Width High for the Output Enable Register
0.31 0.36
ns
tOECKMPWL Clock Minimum Pulse Width Low for the Output Enable Register
0.28 0.32
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-7 for derating values.
相關(guān)PDF資料 |
PDF描述 |
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