參數資料
| 型號： | A3P060-FGG144T |
| 廠商： | Microsemi SoC |
| 文件頁數： | 121/220頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1KB FLASH 60K 144-FBGA |
| 標準包裝： | 160 |
| 系列： | ProASIC3 |
| RAM 位總計： | 18432 |
| 輸入/輸出數： | 96 |
| 門數： | 60000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 144-LBGA |
| 供應商設備封裝： | 144-FPBGA（13x13） |
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Revision 13
5-1
5 – Datasheet Information
List of Changes
The following table lists critical changes that were made in each version of the ProASIC3 datasheet.
Revision
Changes
Page
Revision 13
(January 2013)
The "ProASIC3 Ordering Information" section has been updated to mention "Y" as
"Blank" mentioning "Device Does Not Include License to Implement IP Based on the
Cryptography Research, Inc. (CRI) Patent Portfolio" (SAR 43104).
Added a note to Table 2-2 Recommended Operating Conditions 1,2 (SAR 43644):
The programming temperature range supported is Tambient = 0°C to 85°C.
The note in Table 2-115 ProASIC3 CCC/PLL Specification referring the reader to
SmartGen was revised to refer instead to the online help associated with the core
(SAR 42569).
Libero Integrated Design Environment (IDE) was changed to Libero System-on-Chip
(SoC) throughout the document (SAR 40284).
Live at Power-Up (LAPU) has been replaced with ’Instant On’.
NA
Revision 12
(September 2012)
The "Security" section was modified to clarify that Microsemi does not support
read-back of programmed data.
Added a Note stating "VMV pins must be connected to the corresponding VCCI pins.
See the "VMVx I/O Supply Voltage (quiet)" section on page 3-1 for further information.
" to
Conditions 1,2 (SAR 38321).
Table 2-35 Duration of Short Circuit Event Before Failure was revised to change
the maximum temperature from 110°C to 100°C, with an example of six months
instead of three months (SAR 37933).
In Table 2-93 Minimum and Maximum DC Input and Output Levels, VIL and VIH
were revised so that the maximum is 3.6 V for all listed values of VCCI (SAR
28549).
Figure 2-36 FIFO Read and Figure 2-37 FIFO Write are new (SAR 28371).
The following sentence was removed from the "VMVx I/O Supply Voltage (quiet)"
section in the "Pin Descriptions" chapter: "Within the package, the VMV plane is
decoupled from the simultaneous switching noise originating from the output buffer
VCCI domain" and replaced with “Within the package, the VMV plane biases the
input stage of the I/Os in the I/O banks” (SAR 38321). The datasheet mentions that
"VMV pins must be connected to the corresponding VCCI pins" for an ESD
enhancement.
相關PDF資料 |
PDF描述 |
|---|---|
| A3P060-FG144T | IC FPGA 1KB FLASH 60K 144-FBGA |
| A54SX08A-TQ100 | IC FPGA SX 12K GATES 100-TQFP |
| A54SX08A-FPQG208 | IC FPGA SX 12K GATES 208-PQFP |
| A54SX08A-FPQ208 | IC FPGA SX 12K GATES 208-PQFP |
| AFS090-1QNG180 | IC FPGA 2MB FLASH 90K 180-QFN |
相關代理商/技術參數 |
參數描述 |
|---|---|
| A3P060-FPQ144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P060-FPQ144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P060-FPQ144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P060-FPQ144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P060-FPQG144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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