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參數(shù)資料
| 型號： | A1460A-PG207B |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 17/90頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 6K GATES 207-CPGA MIL |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 系列： | ACT™ 3 |
| LAB/CLB數(shù)： | 848 |
| 輸入/輸出數(shù)： | 168 |
| 門數(shù)： | 6000 |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類型： | 通孔 |
| 封裝/外殼： | 207-BCPGA |
| 供應(yīng)商設(shè)備封裝： | 207-CPGA（44.96x44.96） |
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Detailed Specifications
2- 16
R e visio n 3
ACT 3 Timing Model
Note:
Values shown for A1425A –1 speed grade device.
Figure 2-10 Timing Model
Output Delays
Internal Delays
Input Delays
tINH = 0.0 ns
tINSU = 2.3 ns
I/O CLOCK
I/O Module
D
Q
tICKY = 6.0 ns
FIOMAX = 150 MHz
tINY = 3.6 ns
tIRD2 = 1.6 ns
Combinatorial
Logic Module
tPD = 2.6 ns
Sequential
Logic Module
I/O Module
tRD1 = 1.1 ns
tDHS = 6.4 ns
I/O Module
ARRAY
CLOCK
FHMAX = 150 MHz
Comb.
Logic
Included
in t
SUD
D
Q
D
Q
tOUTH = 0.9 ns
tOUTSU = 0.9 ns
tDHS = 6.4 ns
tENZHS = 5.1 ns
tRD1 = 1.1 ns
tCO = 2.6 ns
tSUD = 0.7 ns
tHD = 0.0 ns
tRD4 = 2.2 ns
tRD8 = 3.6 ns
Predicted
Routing
Delays
tHCKH = 3.9 ns
tCKHS = 9.0 ns
(pad-pad)
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PDF描述 |
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參數(shù)描述 |
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