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參數(shù)資料
| 型號： | A1425A-VQG100C |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 3/90頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 2500 GATES 100-VQFP |
| 產品變化通告： | A1425A Family Discontinuation 23/Jan/2012 |
| 標準包裝： | 90 |
| 系列： | ACT™ 3 |
| LAB/CLB數(shù)： | 310 |
| 輸入/輸出數(shù)： | 83 |
| 門數(shù)： | 2500 |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 100-TQFP |
| 供應商設備封裝： | 100-VQFP（14x14） |
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Accelerator Series FPGAs – ACT 3 Family
R e visio n 3
2 -3
The S-module contains a full implementation of the C-module plus a clearable sequential element that
can either implement a latch or flip-flop function. The S-module can therefore implement any function
implemented by the C-module. This allows complex combinatorial-sequential functions to be
implemented with no delay penalty. The Designer Series Development System will automatically
combine any C-module macro driving an S-module macro into the S-module, thereby freeing up a logic
module and eliminating a module delay.
The clear input CLR is accessible from the routing channel. In addition, the clock input may be connected
to one of three clock networks: CLKA, CLKB, or HCLK. The C-module and S-module functional
descriptions are shown in Figure 2-2 and Figure 2-3 on page 2-2. The clock selection is determined by a
multiplexer select at the clock input to the S-module.
I/Os
I/O Modules
I/O modules provide an interface between the array and the I/O Pad Drivers. I/O modules are located in
the array and access the routing channels in a similar fashion to logic modules. The I/O module
schematic is shown in Figure 4. The signals DataIn and DataOut connect to the I/O pad driver.
Each I/O module contains two D-type flip-flops. Each flip-flop is connected to the dedicated I/O clock
(IOCLK). Each flip-flop can be bypassed by nonsequential I/Os. In addition, each flip-flop contains a data
enable input that can be accessed from the routing channels (ODE and IDE). The asynchronous
preset/clear input is driven by the dedicated preset/clear network (IOPCL). Either preset or clear can be
selected individually on an I/O module by I/O module basis.
Figure 2-4
Functional Diagram for I/O Module
D
DATAOUT
D
Q
CLR/PRE
DATAIN
IOCLK
IOPCL
Y
D
Q
CLR/PRE
ODE
MUX
1
0
MUX
1
0
MUX
0
1
MUX
3
0
1
2
S1
S0
相關PDF資料 |
PDF描述 |
|---|---|
| HSC65DRYS | CONN EDGECARD 130PS DIP .100 SLD |
| A1440A-VQG100I | IC FPGA 4K GATES 100-VQFP |
| A1440A-1VQG100C | IC FPGA 4K GATES 100-VQFP |
| ASC65DRTS | CONN EDGECARD 130PS .100 DIP SLD |
| ASC65DRES | CONN EDGECARD 130POS .100 EYELET |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| A1425A-VQG100I | 功能描述:IC FPGA 2500 GATES 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ACT™ 3 產品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標準包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計:3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應商設備封裝:120-CPGA（34.55x34.55） |
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| A1425LK-T | 功能描述:IC SENSOR HALL EFFECT AC 4-SIP RoHS:是 類別:傳感器，轉換器 >> 磁性 - 霍爾效應，數(shù)字式開關，線性，羅盤 (IC) 系列:- 標準包裝:1 系列:- 傳感范圍:20mT ~ 80mT 類型:旋轉 電源電壓:4.5 V ~ 5.5 V 電流 - 電源:15mA 電流 - 輸出（最大）:- 輸出類型:數(shù)字式，PWM，8.5 位串行 特點:可編程 工作溫度:-40°C ~ 150°C 封裝/外殼:20-SSOP（0.209"，5.30mm 寬） 供應商設備封裝:20-SSOP 包裝:Digi-Reel® 其它名稱:AS5132-HSST-500DKR |
| A1425-PQ160C | 制造商:Microsemi SOC Products Group 功能描述: |
| A1428AG1 | 制造商:DBLECTRO 制造商全稱:DB Lectro Inc 功能描述:DIP PLUG PITCH:2.54mm |
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