- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4422 > A1020B-VQG80I (Microsemi SoC)IC FPGA 2K GATES 80-VQFP IND PDF資料下載
參數(shù)資料
| 型號： | A1020B-VQG80I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 20/98頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 2K GATES 80-VQFP IND |
| 標準包裝： | 90 |
| 系列： | ACT™ 1 |
| LAB/CLB數(shù)： | 547 |
| 輸入/輸出數(shù)： | 69 |
| 門數(shù)： | 2000 |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 80-TQFP |
| 供應(yīng)商設(shè)備封裝： | 80-VQFP（14x14） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁當(dāng)前第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁
27
Hi R e l F P GA s
A1 24 0A T i m i n g C har a c t e r i st i c s
(W or s t - C as e M i l i t a r y Cond i t i o n s , V CC = 4.5 V, TJ = 1 25°C)
‘–1’ Speed
‘Std’ Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
Logic Module Propagation Delays1
tPD1
Single Module
5.2
6.1
ns
tCO
Sequential Clk to Q
5.2
6.1
ns
tGO
Latch G to Q
5.2
6.1
ns
tRS
Flip-Flop (Latch) Reset to Q
5.2
6.1
ns
Logic Module Predicted Routing Delays2
tRD1
FO=1 Routing Delay
1.9
2.2
ns
tRD2
FO=2 Routing Delay
2.4
2.8
ns
tRD3
FO=3 Routing Delay
3.1
3.7
ns
tRD4
FO=4 Routing Delay
4.3
5.0
ns
tRD8
FO=8 Routing Delay
6.6
7.7
ns
Logic Module Sequential Timing3, 4
tSUD
Flip-Flop (Latch) Data Input Setup
0.5
ns
tHD
Flip-Flop (Latch) Data Input Hold
0.0
ns
tSUENA
Flip-Flop (Latch) Enable Setup
1.3
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch) Clock Active Pulse
Width
7.4
8.1
ns
tWASYN
Flip-Flop (Latch) Asynchronous Pulse
Width
7.4
8.1
ns
tA
Flip-Flop Clock Input Period
14.8
18.6
ns
tINH
Input Buffer Latch Hold
2.5
ns
tINSU
Input Buffer Latch Setup
–3.5
ns
tOUTH
Output Buffer Latch Hold
0.0
ns
tOUTSU
Output Buffer Latch Setup
0.5
ns
fMAX
Flip-Flop (Latch) Clock Frequency
63
54
MHz
Notes:
1.
For dual-module macros, use tPD1 + tRD1 + tPDn , tCO + tRD1 + tPDn , or tPD1 + tRD1 + tSUD , whichever is appropriate.
2.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is based
on actual routing delay measurements performed on the device prior to shipment.
3.
Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be obtained from
the DirectTime Analyzer utility.
4.
Setup and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/hold
timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to the G input
subtracts (adds) to the internal setup (hold) time.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A1020B-VQ80I | IC FPGA 2K GATES 80-VQFP IND |
| A54SX16P-2VQG100I | IC FPGA SX 24K GATES 100-VQFP |
| 10350-32J0-000 | JUNCTION SHELL 50POS BIEGE |
| 10380-3280-000-1 | JUNCTION SHELL PLASTIC 80POS |
| APA450-FGG144 | IC FPGA PROASIC+ 450K 144-FBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A1020-CQ84B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A1020-CQ84C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A1020-CQ84I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A1020-CQ84M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A1020-JQ44B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。