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參數(shù)資料
| 型號： | 79RC32438-233BB |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 276/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32438-233BB |
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IDT PCI Bus Interface
PCI Register Description
79RC32438 User Reference Manual
10 - 8
November 4, 2002
Notes
Read Value:
Status
Write Effect:
Read only
CWE
Description:
CPU Write Error.
This bit is set if a CPU PCI write transaction experienced an error.
Initial Value:
0x0
Read Value:
Status
Write Effect:
Sticky bit (a sticky bit is set by the hardware and can only be cleared by the CPU)
CRE
Description:
CPU Read Error.
This bit is set if a CPU PCI read transaction experienced an error and the IEN
bit is set.
Initial Value:
0x0
Read Value:
Status
Write Effect:
Sticky bit (a sticky bit is set by the hardware and can only be cleared by the CPU)
MDPE
Description:
Master Data Parity Error Detected.
This bit is set whenever the MDPE bit in the PCI Configura-
tion STATUS register is set.
Initial Value:
0x0
Read Value:
Status
Write Effect:
Sticky bit (a sticky bit is set by the hardware and can only be cleared by the CPU)
STA
Description:
Signalled Target Abort Status.
This bit is set whenever the STA bit in the PCI Configuration
STATUS register is set.
Initial Value:
0x0
Read Value:
Status
Write Effect:
Sticky bit (a sticky bit is set by the hardware and can only be cleared by the CPU)
RTA
Description:
Received Target Abort Status.
This bit is set whenever the RTA bit in the PCI Configuration
STATUS register is set.
Initial Value:
0x0
Read Value:
Status
Write Effect:
Sticky bit. When set, this bit cannot be cleared until the corresponding bit in the Status Register
is cleared.
RMA
Description:
Received Master Abort Status.
This bit is set whenever the RMA bit in the PCI Configuration
STATUS register is set.
Initial Value:
0x0
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