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    參數(shù)資料
    

    


    


    
型號：
7700

    

    
英文描述：
12-bit ADC, SPI, 4-channel, -40C to +85C, 14-SOIC 150mil, T/R

    

    
中文描述：
7700系列軟件MANUALProgramming手冊

    

    
文件頁數(shù)：
226/361頁

    

    
文件大?。?/td>
2709K

    

    
代理商：
7700


    

    

    

	
    
    
    
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    7700 FAMILY SOFTWARE MANUAL
    INST R UCT ION E X E CUT ION SE QUE NCE
    5.2 Instruction execution sequence
    5–13
    Example 1.  ASL instruction / direct addressing mode (DPR
    L
     = 00
    16
    )
    φ
     No.
     1
     2
     3
     4
     5
     6
     7
     8
     9
    10
    11
    12
    13
    14
    CPU
    (No fetching can be done, because there are no
    operation codes in the instruction queue buffer.)
    Fetches operation code.
    (No fetching can be done, because there are no
    operands in the instruction queue buffer.)
    Fetches operand (dd).
    Waits for E to become “L”, to read data.
    Reads data in the odd addresses (D
    L
    ) alone into the data buffer when E becomes “L”.
    Waits for E to become “L”, to read data.
    Reads data in the even addresses (D
    H
    ) alone into the data buffer when E becomes “L”.
    Modifies data.
    Bus interface unit
    Fetches the instruction, because instruction queue
    buffer is vacant and the CPU is not using the bus.
    Fetches 1 odd address byte worth of data into the
    instruction queue buffer, when E becomes “L”.
    Fetches the instruction, because instruction
    queue buffer is vacant and the CPU is not using
    the bus.
    Fetches 2-byte worth of data into the instruction
    queue buffer when E becomes “L”.
    Prefetches the instruction, because there are two
    vacant positions in the instruction queue buffer,
    and the CPU is not using the bus.
    Fetches 2 bytes worth of data into the instruction
    queue buffer, when E becomes “L”.
    Waits till E becomes “L” to write data.
    Writes the contents of the data buffer (D
    L
    ) into
    the original address (odd address), when E be-
    comes “L”.
    Waits till E becomes “L” to write data.
    Writes the contents of the data buffer (D
    H
    ) into
    the original address (even address), when E be-
    comes “L”.
    Operation of the CPU and bus interface unit under various cycles
    (Waits till the bus used by the bus interface unit
    becomes vacant.)
    Writes data into the data buffer.
    Fetches the next operation code.
    When internal ROM or BYTE terminal level “L” external memory is used as the program memory, the instruction is
    fetched into the instruction queue buffer normally in 2-byte (word) unit of sequential even and odd addresses in this
    order.  However, when the instruction must be fetched from odd address like after execution of the JMP instruction,
    the 1-byte of the first odd address alone is fetched into the instruction queue buffer (
    φ
    2 cycle), and the later instructions
    are fetched into the instruction queue buffer in 2-byte units (
    φ
    4, 
    φ
    10 cycle).
    The bus interface unit automatically selects whether to fetch one word or to fetch the 1 byte of odd address alone. The
    operation status can be observed from outside, according to the output of the BHE terminal and the address bus signal
    A
    0
    , as long as the mode is not single-chip mode.
    When one word is fetched
    The output from both the BHE terminal and the address bus A
    0
     are at the “L” level.
     When 1 byte of odd address alone is fetched
    The output from the BHE terminal is “L”, while the output from address bus A
    0
     is “H”.
    When internal RAM and external memory at BYTE terminal level “L” are used as the data memory, with data
    length selection flag m=0, both data read and write are normally done in 2-byte units of even and odd addresses,
    in this sequence.  However, access can also be done when the word data is defined from an odd address.  In
    other words, “H” is output first from address bus A
    0
     and then “L” from the BHE terminal to access to odd address
    alone.  Next, “L” is output from A
    0
    , and “H” from the BHE terminal to access to the even address (
    φ
    5 to 
    φ
    8, 
    φ
    11
    to 
    φ
    14 cycle).
    
    
    
    
    
    


    


    

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77010012X
5V, SINGLE CHANNEL, 12 BIT SERIAL A/D CONVERTER, -40C to +125C, 5-SOT-23, T/R

    

    
7701001CA
13-bit ADC, Diff inputs, single channel, -40C to +85C, 8-MSOP, TUBE

    

    
7701001CX
13-bit ADC, Diff inputs, single channel, -40C to +85C, 8-PDIP, TUBE

    

    
7701001DA
13-bit ADC, Diff inputs, single channel, -40C to +85C, 8-SOIC 150mil, TUBE

    

    
7701001DB
13-bit ADC, Diff inputs, single channel, -40C to +85C, 8-MSOP, TUBE

    

    

    

    


    


    

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7700 BK199
 制造商:Belden Inc 功能描述:7700 BLACK BULK FT

    

    
7700
 制造商:KEITHLEY 功能描述:ACC DIFFERENTIAL MULTIPLEXER 20-CH

    

    
7700/10 100'
功能描述:CBL RIBN 10COND .025 SILVER 100' 制造商:3m 系列:7700 零件狀態(tài):在售 電纜類型:扁平纜線 導體數(shù):10 間距:0.025"（0.64mm） 長度:100.0'（30.48m） 線規(guī):30 AWG 導線股數(shù):實心 屏蔽:無屏蔽 套管顏色:銀色 帶厚度:0.030"（0.76mm） 帶寬度:0.300"（7.62mm） 護套（絕緣）材料:聚烯烴（PO） 電壓:30V 工作溫度:-20°C ~ 80°C 等級:- 特性:- 導體材料:銅，鍍錫 絕緣電阻:1 G歐姆 第一導體標志:- 標準包裝:10

    

    
7700/10 100'SF
功能描述:CBL RIBN 10COND .025 SILVER 100' 制造商:3m 系列:7700 零件狀態(tài):在售 電纜類型:扁平纜線 導體數(shù):10 間距:0.025"（0.64mm） 長度:100.0'（30.48m） 線規(guī):30 AWG 導線股數(shù):實心 屏蔽:無屏蔽 套管顏色:銀色 帶厚度:0.030"（0.76mm） 帶寬度:0.300"（7.62mm） 護套（絕緣）材料:聚烯烴（PO） 電壓:30V 工作溫度:-20°C ~ 80°C 等級:- 特性:- 導體材料:銅，鍍錫 絕緣電阻:1 G歐姆 第一導體標志:- 標準包裝:10

    

    
7700/100 100'
功能描述:CBL RIBN 100COND .025 SLVR 100' 制造商:3m 系列:7700 零件狀態(tài):在售 電纜類型:扁平纜線 導體數(shù):100 間距:0.025"（0.64mm） 長度:100.0'（30.48m） 線規(guī):30 AWG 導線股數(shù):實心 屏蔽:無屏蔽 套管顏色:銀色 帶厚度:0.030"（0.76mm） 帶寬度:2.550"（64.77mm） 護套（絕緣）材料:聚烯烴（PO） 電壓:30V 工作溫度:-20°C ~ 80°C 等級:- 特性:- 導體材料:銅，鍍錫 絕緣電阻:1 G歐姆 第一導體標志:- 標準包裝:6

    

    
    
    
    
	
    	
    
    
     
     
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                                    *數(shù)量
                                    廠商
                                    批號
                                    封裝
                                  
    
                                    
                                
                                
    
                                    
                                        
    
                                            
                                            
                                        
    
                                        		
                                     
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                  
    
                                  
                                   
                                    
                            
    
                             
                             
							                            
    
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    我的聯(lián)系方式
    
                     
                     
                       
    
                                
                                
                                
    
                                    
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