參數(shù)資料
型號(hào)： 74HC4020D,653
廠商： NXP Semiconductors
文件頁(yè)數(shù)： 7/7頁(yè)
文件大?。?/td> 0K
描述： IC 14STAGE BINARY RIPPLE 16SOIC
產(chǎn)品培訓(xùn)模塊： Logic Packages
標(biāo)準(zhǔn)包裝： 1
系列： 74HC
邏輯類型： 二進(jìn)制計(jì)數(shù)器
方向： 上
元件數(shù)： 1
每個(gè)元件的位元數(shù)： 14
復(fù)位： 異步
計(jì)數(shù)速率： 109MHz
觸發(fā)器類型： 負(fù)邊沿
電源電壓： 2 V ~ 6 V
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 16-SOIC（0.154"，3.90mm 寬）
供應(yīng)商設(shè)備封裝： 16-SO
包裝： 標(biāo)準(zhǔn)包裝
其它名稱： 568-8147-6
1998 Jul 08
7
Philips Semiconductors
Product specication
Hex D-type ip-op with reset; positive-edge trigger
74HC/HCT174
AC WAVEFORMS
Fig.6
Waveforms showing the clock (CP) to output
(Qn) propagation delays, the clock pulse
width, the output transition times and the
maximum clock pulses frequency.
(1)
HC : VM = 50%; VI = GND to VCC.
HCT : VM = 1.3 V; VI = GND to 3 V.
Fig.7
Waveforms showing the master reset (MR)
pulse width, the master reset to output (Qn)
propagation delays and the master reset to
clock (CP) removal time.
(1)
HC : VM = 50%; VI = GND to VCC.
HCT : VM = 1.3 V; VI = GND to 3 V.
Fig.8 Waveforms showing the data set-up and hold times for the data input (Dn).
The shaded areas indicate when the input is permitted to
change for predictable output performance
(1)
HC : VM = 50%; VI = GND to VCC.
HCT : VM = 1.3 V; VI = GND to 3 V.
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PDF描述
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