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參數(shù)資料
| 型號： | 74AUP1G74GM,125 |
| 廠商： | NXP Semiconductors |
| 文件頁數(shù)： | 1/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC F-F D-TYPE POS EDGE 8-XQFN |
| 產(chǎn)品培訓(xùn)模塊： | Logic Packages |
| 標準包裝： | 1 |
| 系列： | 74AUP |
| 功能： | 設(shè)置（預(yù)設(shè)）和復(fù)位 |
| 類型： | D 型 |
| 輸出類型： | 差分 |
| 元件數(shù)： | 1 |
| 每個元件的位元數(shù)： | 1 |
| 頻率 - 時鐘： | 550MHz |
| 延遲時間 - 傳輸： | 2.2ns |
| 觸發(fā)器類型： | 正邊沿 |
| 輸出電流高，低： | 4mA，4mA |
| 電源電壓： | 0.8 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 125°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 8-XQFN 裸露焊盤 |
| 包裝： | 標準包裝 |
| 產(chǎn)品目錄頁面： | 830 (CN2011-ZH PDF) |
| 其它名稱： | 568-4386-6 |
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1.
General description
The 74AUP1G74 provides a low-power, low-voltage single positive-edge triggered D-type
flip-flop with individual data (D), clock (CP), set (SD) and reset (RD) inputs and
complementary Q and Q outputs. The SD and RD are asynchronous active LOW inputs
and operate independently of the clock input. Information on the data input is transferred
to the Q output on the LOW-to-HIGH transition of the clock pulse. The D input must be
stable one set-up time prior to the LOW-to-HIGH clock transition for predictable operation.
Schmitt trigger action at all inputs makes the circuit tolerant to slower input rise and fall
times across the entire VCC range from 0.8 V to 3.6 V.
This device ensures a very low static and dynamic power consumption across the entire
VCC range from 0.8 V to 3.6 V.
This device is fully specified for partial power-down applications using IOFF. The IOFF
circuitry disables the output, preventing the damaging backflow current through the device
when it is powered down.
2.
Features and benefits
Wide supply voltage range from 0.8 V to 3.6 V
High noise immunity
Complies with JEDEC standards:
JESD8-12 (0.8 V to 1.3 V)
JESD8-11 (0.9 V to 1.65 V)
JESD8-7 (1.2 V to 1.95 V)
JESD8-5 (1.8 V to 2.7 V)
JESD8-B (2.7 V to 3.6 V)
ESD protection:
HBM JESD22-A114F Class 3A exceeds 5000 V
MM JESD22-A115-A exceeds 200 V
CDM JESD22-C101E exceeds 1000 V
Low static power consumption; ICC = 0.9 A (maximum)
Latch-up performance exceeds 100 mA per JESD 78 Class II
Inputs accept voltages up to 3.6 V
Low noise overshoot and undershoot < 10 % of VCC
IOFF circuitry provides partial power-down mode operation
Multiple package options
Specified from
40 Cto+85 C and 40 Cto+125 C
74AUP1G74
Low-power D-type flip-flop with set and reset; positive-edge
trigger
Rev. 9 — 6 January 2014
Product data sheet
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 74AUP1G79GV,125 | IC D F-F POS-EDGE TRIGGER SOT753 |
| 74AVC16244DGG,518 | CI BUFF DVR TRI-ST 16BIT 48TSSOP |
| 74AVC16835ADGG,112 | IC RGSTRD DVR 3-ST 18BIT 56TSSOP |
| 74AVC16836ADGG,112 | IC RGSTRD DVR 3-ST 20BIT 56TSSOP |
| 74AVCH16244DGG,518 | IC BUFF DVR TRI-ST 16BIT 48TSSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 74AUP1G74GM-G | 功能描述:觸發(fā)器 1.8V D-TYPE SET RESET +EDGE RoHS:否 制造商:Texas Instruments 電路數(shù)量:2 邏輯系列:SN74 邏輯類型:D-Type Flip-Flop 極性:Inverting, Non-Inverting 輸入類型:CMOS 輸出類型: 傳播延遲時間:4.4 ns 高電平輸出電流:- 16 mA 低電平輸出電流:16 mA 電源電壓-最大:5.5 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:X2SON-8 封裝:Reel |
| 74AUP1G74GN | 制造商:NXP Semiconductors 功能描述:Flip Flop D-Type Pos-Edge 1-Element 8-Pin XSON T/R Bulk 制造商:NXP Semiconductors 功能描述:IC D F-F POS-EDG LOW PWR X |
| 74AUP1G74GN,115 | 功能描述:觸發(fā)器 3.6V 14.2ns XSON8 RoHS:否 制造商:Texas Instruments 電路數(shù)量:2 邏輯系列:SN74 邏輯類型:D-Type Flip-Flop 極性:Inverting, Non-Inverting 輸入類型:CMOS 輸出類型: 傳播延遲時間:4.4 ns 高電平輸出電流:- 16 mA 低電平輸出電流:16 mA 電源電壓-最大:5.5 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:X2SON-8 封裝:Reel |
| 74AUP1G74GN115 | 制造商:NXP 功能描述: 制造商:NXP Semiconductors 功能描述: |
| 74AUP1G74GS | 制造商:NXP Semiconductors 功能描述:IC D F-F POS-EDG LOW PWR X |
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