參數(shù)資料
型號(hào)： SSTUB32872AHMLF
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 4/18頁(yè)
文件大小： 0K
描述： IC REGIST BUFF 28BIT DDR2 96-BGA
標(biāo)準(zhǔn)包裝： 270
邏輯類(lèi)型： DDR2 的寄存緩沖器
電源電壓： 1.7 V ~ 1.9 V
位數(shù)： 28
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 96-LFBGA
供應(yīng)商設(shè)備封裝： 96-CABGA（13.5x5.5）
包裝： 托盤(pán)
12
1222F—3/13/07
ICSSSTUB32872A
Advance Information
Timing Requirements
(over recommended operating free-air temperature range, unless otherwise noted)
MIN
MAX
fclock
Clock frequency
410
MHz
tW
Pulse duration
1
ns
tACT
Differential inputs active time
10
ns
tINACT
Differential inputs inactive time
15
ns
tS
Data before CK
↑, CK↓
0.6
DCS0, DSC1 before CK↑,
CK↓, CSR high
0.7
Hold time
DCS, DODT, DCKE and Dn
after CK
↑, CK↓
0.6
ns
Hold time
PAR_IN after CK
↑, CK↓
0.5
ns
1 - Guaranteed by design, not 100% tested in production.
2 - For data signal input slew rate of 1V/ns.
4 - CK/
CK signal input slew rate of 1V/ns.
SYMBOL
Notes:
tH
3 - For data signal input slew rate of 0.5V/ns and < 1V/ns.
VDD = 1.8V ±0.1V
UNITS
PARAMETERS
ns
Setup time
Switching Characteristics
(over recommended operating free-air temperature range, unless otherwise noted)
Symbol
Parameter
Measurement Conditions
MIN
MAX
Units
fmax
Max input clock frequency
410
MHz
tPDM
Propagation delay, single
bit switching
CK
↑ and CK↓ to Qn
1.25
1.9
ns
tLH
Low to High propagation
delay
1.2
3
ns
tHL
High to low propagation
delay
0.9
3
ns
tPDMSS
Propagation delay
simultaneous switching
CK
↑ and CK↓ to Qn
2
ns
tPHL
High to low propagation
delay
RESET ↓ to Qn↓
3ns
tPLH
Low to High propagation
delay
RESET↓ to PTYERR↑
3ns
1. Guaranteed by design, not 100% tested in production.
CK
↑ and CK↓ to PTYERR
相關(guān)PDF資料
PDF描述
SSTUB32S868DHLFT IC REGIST BUFF 25BIT DDR2 176BGA
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參數(shù)描述
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