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參數(shù)資料
| 型號： | μPD78P014BY |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8 Bit Single Chip Microcontrollers |
| 中文描述： | 8位單片機微控制器 |
| 文件頁數(shù)： | 92/194頁 |
| 文件大小： | 863K |
| 代理商： | ΜPD78P014BY |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁當前第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁
73
CHAPTER 4 INSTRUCTION SET
Instruction
Group
Clock
Flag
Mnemonic
Operands
Byte
Operation
Note 1
Note 2
Z AC CY
8-Bit
OR
A,#byte
2
4+2n
–
A
←
A
∨
byte
×
Operation
saddr,#byte
3
6+3n
8+3n
(saddr)
←
(saddr)
∨
byte
×
A,r
Note 3
2
4+2n
–
A
←
A
∨
r
×
r,A
2
4+2n
–
r
←
r
∨
A
×
A,saddr
2
4+2n
5+2n
A
←
A
∨
(saddr)
×
A,!addr16
3
8+3n
9+4n
A
←
A
∨
(addr16)
×
A,[HL]
1
4+n
5+2n
A
←
A
∨
(HL)
×
A,[HL+byte]
2
8+2n
9+3n
A
←
A
∨
(HL+byte)
×
A,[HL+B]
2
8+2n
9+3n
A
←
A
∨
(HL+B)
×
A,[HL+C]
2
8+2n
9+3n
A
←
A
∨
(HL+C)
×
XOR
A,#byte
2
4+2n
–
A
←
A
∨
byte
×
saddr,#byte
3
6+3n
8+3n
(saddr)
←
(saddr)
∨
byte
×
A,r
Note 3
2
4+2n
–
A
←
A
∨
r
×
r,A
2
4+2n
–
r
←
r
∨
A
×
A,saddr
2
4+2n
5+2n
A
←
A
∨
(saddr)
×
A,!addr16
3
8+3n
9+4n
A
←
A
∨
(addr16)
×
A,[HL]
1
4+n
5+2n
A
←
A
∨
(HL)
×
A,[HL+byte]
2
8+2n
9+3n
A
←
A
∨
(HL+byte)
×
A,[HL+B]
2
8+2n
9+3n
A
←
A
∨
(HL+B)
×
A,[HL+C]
2
8+2n
9+3n
A
←
A
∨
(HL+C)
×
CMP
A,#byte
2
4+2n
–
A–byte
×
×
×
saddr,#byte
3
6+3n
8+3n
(saddr)–byte
×
×
×
A,r
Note 3
2
4+2n
–
A–r
×
×
×
r,A
2
4+2n
–
r–A
×
×
×
A,saddr
2
4+2n
5+2n
A–(saddr)
×
×
×
A,!addr16
3
8+3n
9+4n
A–(addr16)
×
×
×
A,[HL]
1
4+n
5+2n
A–(HL)
×
×
×
A,[HL+byte]
2
8+2n
9+3n
A–(HL+byte)
×
×
×
A,[HL+B]
2
8+2n
9+3n
A–(HL+B)
×
×
×
A,[HL+C]
2
8+2n
9+3n
A–(HL+C)
×
×
×
Notes 1.
When the internal high-speed RAM area is accessed or in the instruction with no data access.
2.
When an area except the internal high-speed RAM area is accessed.
3.
Except r = A.
Remarks 1.
1 instruction clock cycle is 1 CPU clock cycle (f
CPU
) selected by the processor clock control register
(PCC).
2.
n indicates the number of waits per byte when the external memory expansion area is read or fetched.
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